用于集成電路的晶體管以及成像系統的制作方法

本實用新型整體涉及用于集成電路的晶體管，具體地講，涉及用于疊芯構型的晶體管，以及成像系統。

背景技術：

現代電子設備諸如移動電話、相機和計算機常常包括包含晶體管的集成電路。可在單個半導體晶片上或在粘合以形成堆疊式半導體晶片的多個半導體晶片上制造集成電路。單晶片和堆疊式晶片集成電路包括存儲器、處理器和數字圖像傳感器。堆疊式晶片和疊芯集成電路包括彼此以3D構型堆疊的兩個硅襯底。硅襯底中的一者或多者可包括絕緣體上硅(SOI)器件結構。圖像傳感器包括圖像感測像素的二維陣列。每個像素通常包括光敏元件諸如光電二極管，該光敏元件接收入射光子(光)并將光子轉化成電信號。已經開發了堆疊式成像系統的構型，在這些構型中，CMOS圖像傳感器管芯堆疊在數字信號處理器(DSP)的頂部，這樣有助于使模擬圖像傳感器電路(諸如光電二極管結構)的形成以及數字像素晶體管電路的形成分到單獨的集成電路管芯中。

在如Coudrain等人所述的一種常規堆疊式布置方式(參見“Towards a Three-Dimensional Back-Illuminated Miniaturized CMOS Pixel Technology using 100nm Inter-Layer Contacts”(使用100nm層間觸點實現三維背照式小型化CMOS像素技術)，該文獻以引用方式并入本文)中，背照式硅晶片以單片方式粘合到絕緣體上硅(SOI)像素晶體管。先在硅晶片中形成光電二極管，然后使該硅晶片粘合并減薄，以在光電二極管上方構造SOI像素晶體管。如果以這種方式形成，光電二極管上方的區域會被SOI像素晶體管占據(這限制了3D邏輯集成的金屬線布線)，而且用于形成SOI晶體管的熱循環可能對光電二極管的摻雜造成不利影響并且降低阱容量。此外，光電二極管和SOI像素晶體管受到相同CMOS處理限制的束縛。

在如Saraswat等人所述的另一種常規堆疊式布置方式(參見“3-Dimensional ICs:Motivation,Performance Analysis and Technology”(三維IC：動因、性能分析與技術)，該文獻以引用方式并入本文)中，經過充分處理的像素晶片以粘合方式粘合到經過充分處理的模擬/數字伴隨晶片。然而，以這種方式形成堆疊式圖像系統成本較高，因為這兩種晶片都需要昂貴的晶體管和金屬工序、提供較差的晶片-晶片互連密度，而且需要使用大且深的硅穿孔連接件，這些連接件會影響濾色器陣列(CFA)的加工。

本文所述的實施例就是在這種背景下出現的。

技術實現要素：

根據本公開的一個方面，提供了一種用于集成電路的晶體管，所述晶體管包括：襯底，所述襯底具有第一表面和第二表面；柵極導體，所述柵極導體在所述襯底的所述第一表面上方形成；以及柵極端子觸點，所述柵極端子觸點形成在所述襯底的所述第二表面上方。

在一個實施例中，所述晶體管還包括：電介質層，所述電介質層插入在所述襯底與所述柵極端子觸點之間。

在一個實施例中，所述晶體管還包括：第一淺溝槽隔離結構，所述第一淺溝槽隔離結構形成在所述襯底中，其中所述柵極端子觸點穿過所述第一淺溝槽隔離結構耦接到所述柵極導體，并且其中所述第一淺溝槽隔離結構限定所述襯底的厚度。

在一個實施例中，所述晶體管還包括：第二淺溝槽隔離結構，所述第二淺溝槽隔離結構形成在所述襯底中并且具有與所述淺溝槽隔離結構不同的深度。

在一個實施例中，所述晶體管還包括：電介質層，所述電介質層插入在所述襯底與所述柵極端子觸點之間，以及主體端子觸點，所述主體端子觸點形成在所述襯底的所述第二表面上方并且位于所述第二淺溝槽隔離結構正上方，其中所述主體端子觸點具有基本等于所述電介質層的厚度的長度。

在一個實施例中，所述主體端子觸點與所述柵極導體直接重疊。

在一個實施例中，所述晶體管還包括：源極-漏極擴散區，所述源極-漏極擴散區形成在所述襯底中并且在所述第一表面與所述第二表面之間延伸； 以及源極-漏極端子觸點，所述源極-漏極端子觸點形成在所述襯底的所述第二表面上方并且在所述襯底的所述第二表面處原位自對準硅化。

在一個實施例中，所述晶體管還包括：自對準硅化物，所述自對準硅化物形成在所述襯底的所述第一表面處的所述源極-漏極擴散區上。

在一個實施例中，所述晶體管還包括：多個金屬化層，所述多個金屬化層形成在所述襯底的所述第二表面上方的所述柵極端子觸點上方。

根據本公開的另一方面，提供了一種成像系統，包括：中央處理單元；存儲器；鏡頭；輸入-輸出電路；和成像器件。其中所述成像器件包括：第一管芯；以及第二管芯，所述第二管芯粘合到所述第一管芯，其中所述第二管芯包括底柵薄體晶體管。

在一個實施例中，所述底柵薄體晶體管形成在襯底上，所述襯底具有由形成于所述襯底中的淺溝槽隔離結構限定的厚度。

在一個實施例中，所述底柵薄體晶體管在所述襯底的頂表面和底表面處形成有自對準硅化物材料。

在一個實施例中，所述底柵薄體晶體管具有在所述襯底的第一表面上形成的柵極以及在所述襯底的相對第二表面上形成的多個金屬化層。

在一個實施例中，所述第一管芯包括光電二極管，所述光電二極管被構造成背照式BSI布置方式。

根據本公開的方面以及實施例，可以提供改進的用于集成電路的晶體管以及成像系統。

附圖說明

圖1是可包括相機模塊的示例性成像系統的示意圖，其中相機模塊具有根據一個實施例的圖像傳感器。

圖2是根據一個實施例的示例性底柵晶體管在使其襯底減薄之前的橫截面側視圖。

圖3是根據一個實施例的示例性底柵晶體管的橫截面側視圖，該底柵晶體管具有穿過薄體形成的端子觸點。

圖4A是一個示例性逆變器的頂視圖，該逆變器是使用圖3所示類型的根據一個實施例的底柵薄體晶體管形成的。

圖4B是根據一個實施例的底柵薄體晶體管的頂視圖。

圖4C是圖4B的根據一個實施例的晶體管沿柵極結構切開所得的橫截面側視圖。

圖4D是圖4C的根據一個實施例的晶體管橫跨柵極結構切開所得的橫截面側視圖。

圖5是根據一個實施例的具有疊芯的示例性圖像系統的示意圖。

圖6是用于制造成像電路的示例性步驟的流程圖，該成像電路具有根據一個實施例的底柵薄體晶體管結構。

圖7是根據本實用新型的一個實施例的系統的框圖，該系統采用了圖3至圖6的實施例中的至少一些。

具體實施方式

本實用新型的實施例涉及用于集成電路的晶體管的制造。晶體管包括可在導通狀態和截止狀態下工作的多端子器件，并且可在導通狀態與截止狀態之間轉變。四端子晶體管可包括柵極端子、源極端子、漏極端子和本體端子。柵極端子調節源極端子與漏極端子之間的電流，而本體端子使器件工作穩定。集成電路通常包括晶體管、電容器、二極管和其他電子組件的集合。這些集成電路可包括微處理器、存儲器和圖像傳感器。在本公開中，結合CMOS圖像傳感器來描述底柵薄體晶體管。圖像傳感器一般包括模擬電路、數字電路、存儲器元件、光電二極管、電阻器和電容器。本領域的技術人員應當認識到，本實用新型的示例性實施例可在沒有這些特定細節中的一些或全部的情況下實踐。在其他情況下，沒有詳細描述熟知的操作，以避免不必要地模糊本實用新型的實施例。

所有電子設備均使用晶體管。不同類型的晶體管包括雙極結型場效應晶體管和金屬氧化物半導體場效應晶體管(作為例子)。MOSFET分成本體、絕緣體上硅(SOI)和FinFET。本體MOSFET包括厚襯底；SOI包括絕緣體上的薄襯底；FinFET包括圍繞襯底鰭包裹的柵極。襯底是提供所需器件質量水平的原始單晶半導體材料。在所有情況下，絕緣體材料沉積在原始襯底上方，柵極材料沉積在絕緣體材料上方。將各種摻雜劑引入襯底中以獲得所需的器件特性。晶體管構造順序對于維持襯底的原始質量十分重要。

電子設備諸如數碼相機、計算機、移動電話和其他電子設備包括收集入射光以捕獲圖像的圖像傳感器。圖像傳感器可包括成像像素陣列。圖像傳感 器中的像素可包括光敏元件諸如光電二極管，這些光敏元件將入射光轉化成圖像信號。圖像傳感器可具有任意數量的像素(例如，成百上千個像素或更多)。例如，典型的圖像傳感器可具有成百上千或數百萬個像素(例如，百萬像素)。圖像傳感器可包括控制電路(諸如用于操作成像像素的電路)和用于讀出與由光敏元件所生成的電荷相對應的圖像信號的讀出電路。

圖1是使用圖像傳感器來捕獲圖像的示例性電子設備的示意圖。圖1的電子設備10可為便攜式電子設備，諸如相機、移動電話、攝像機或其他捕獲數字圖像數據的成像器件。相機模塊12可用于將入射光轉化成數字圖像數據。相機模塊12可包括一個或多個鏡頭14以及一個或多個相應的圖像傳感器16。圖像傳感器16可為圖像傳感器片上系統(SOC)，該圖像傳感器片上系統具有額外的處理和控制電路，諸如模擬控制電路31和數字控制電路32，這些電路與圖像像素陣列20一起在公共圖像傳感器集成電路管芯上或在單獨的伴隨管芯/芯片上。

在圖像捕獲操作期間，可將來自場景的光通過鏡頭14聚焦到圖像像素陣列(例如，圖像像素22的陣列20)上。圖像傳感器16向模擬電路31提供對應的數字圖像數據。模擬電路31可向數字電路32提供處理后的圖像數據以便進一步處理。電路31和/或32還可用于控制圖像傳感器16的工作。圖像傳感器16可為例如前照式(FSI)圖像傳感器或背照式(BSI)圖像傳感器。如果需要，可為相機模塊12提供鏡頭14的陣列和對應圖像傳感器16的陣列。鏡頭結構14可包括至少一個微距鏡頭(有時稱為相機鏡頭)，它用于將入射光引導到較小微距鏡頭的對應陣列，這些較小微距鏡頭的每一個形成在相應的圖像傳感器像素(參見例如像素22)上方。

設備10可包括額外的控制電路，諸如存儲和處理電路18。電路18可包括一個或多個集成電路(例如，圖像處理電路、微處理器、存儲設備諸如隨機存取存儲器和非易失性存儲器等)，并可使用與相機模塊12分離和/或形成相機模塊12的一部分的組件來實施(例如，這些電路形成包括圖像傳感器16的集成電路或在與圖像傳感器16相關的模塊12內的集成電路的一部分)。可使用處理電路18進一步處理和/或存儲已由相機模塊12捕獲的圖像數據。如果需要，可使用耦接到處理電路18的有線和/或無線通信路徑向外部裝備(例如計算機或其他設備)提供處理后的圖像數據。處理電路18可用于控制圖像傳感器16的工作。

圖像傳感器16可包括圖像像素22的一個或多個陣列20。可使用互補金屬氧化物半導體(CMOS)技術或電荷耦接器件(CCD)技術或任何其他合適的光敏設備在半導體襯底中形成圖像像素22。

隨著我們接近光刻法的極限以使用每個后繼技術節點圖案化出越來越小的柵極長度，已引入了芯片堆疊技術諸如3D粘合和3D封裝來努力維持摩爾定律。在“背景技術”部分中描述了與當前技術的堆疊解決方案相關的問題。為了努力為成像系統提供低成本、高性能和低功率的3D堆疊，本文提供了底柵薄體雙氧化物雙電壓晶體管構造。

所有集成電路都存在如上文關于圖像傳感器所述的平行的限制。通過收縮幾何形狀來使可用柵極容量加倍這種做法由于與雙重圖案化相關的高制造成本而式微。堆疊解決方案是為了在給定占有面積內提高可用柵極密度的普遍做法。這并不一定意味著成本會降低。在大多數情況下，目的是為了減小手持式設備的形狀因數而不是成本。在堆疊式解決方案中，管芯-管芯堆疊、晶片-管芯堆疊和晶片-晶片堆疊是用于提高IC柵極密度的常見解決方案。為了努力為IC提供低成本、高性能和低功率的3D堆疊，本文提供了底柵薄體雙氧化物雙電壓晶體管構造。

圖2是根據一個實施例的示例性底柵晶體管在使其襯底減薄之前的橫截面側視圖。如圖2所示，晶體管210和212可在半導體襯底諸如p型襯底200中形成。襯底200可為單晶襯底，并且可以表現出高遷移率、低缺陷和低噪聲所需的原始硅特性。具體地講，圖2示出了晶體管210，該晶體管沿垂直于其寬度的方向切開以使其源極-漏極區224和溝道區214暴露，而晶體管212沿平行于其寬度的方向切開。可在源極-漏極區224上形成自對準硅化物225層，以有助于減小源極-漏極電阻以及有助于提高流經相關溝道區的電流。源極-漏極區224可為n+擴散區(對于n溝道晶體管)或p+擴散區(對于p溝道晶體管)。

晶體管210和212各自可包括形成在溝道區214上方的柵極導體218(例如，多晶硅柵極結構或金屬柵極結構)。可在柵極區218上形成自對準硅化物225層，以有助于減小多晶硅柵極電阻以及有助于提高對柵極電容充電的電流。還可在相關源極-漏極區上形成自對準硅化物225以有助于減小源極電阻和漏極電阻。可在柵極導體218與襯底200的表面之間形成柵極絕緣層220(例如，柵極氧化物層)。根據一些實施例，可為晶體管提供兩個或更多個 不同的柵極氧化物厚度，以有助于支持在兩個或更多個電壓電平工作。例如，1.2V晶體管可具有15至30埃的柵極氧化物厚度，而2.5V晶體管可具有50至80埃的柵極氧化物厚度。柵極氧化物可包括DPN技術以防止硼穿透、提高擊穿電壓并且減少柵極泄漏。間隔物結構222(例如，氧化物、氮化物或其他復合物柵極間隔物)可橫向圍繞柵極導體218。可在柵極形成后執行輕摻雜漏極(LDD)和/或暈環注入以進一步控制溝道區214的行為。可在襯底200上方的柵極結構上形成電介質層250(例如，氧化物層)。

可在襯底200中形成至少兩種不同類型的淺溝槽隔離(STI)結構。淺溝槽隔離結構230可從襯底200的表面延伸到與溝道區214一樣深的第一深度，而淺溝槽隔離結構240可從襯底200的表面延伸到大于第一深度的第二深度。如果以這種方式形成，則較淺的STI(SSTI)結構230可用于提供相鄰晶體管之間的隔離。較深的STI(DSTI)結構240可至少與源極-漏極區224一樣深。

晶體管本體區216(有時稱為“主體”區)可具有限定每個晶體管的源極-漏極擴散區隔離要求的摻雜水平，以防止出現不希望的穿通現象以及在主體隨后減薄時提供低的本體電導率。本體區216一般可表現出與溝道區214不同的摻雜濃度。如果需要，本體摻雜水平可用于調整擊穿電壓。這可通過鄰近接觸本體區216的重源極/漏極224注入物加入摻雜更輕的源極/漏極注入物來實現。使晶體管支持不同工作電壓的溝道區214可以不同的方式摻雜以調節閾值電壓和穿通電壓。

在電介質平坦化層250形成后，可完成所有的高溫處理步驟。高溫步驟確保摻雜劑活化、損傷退火(由注入物引起)、高質量的氧化物生長，以及高性能和高質量晶體管所需的其他制造細微差別。晶片隨后可上下顛倒地粘合到載體晶片諸如載體晶片290(例如，襯底晶片或包括一個或多個金屬結構的另一個器件晶片)。載體晶片可在粘合表面處包括氧化物層以促進氧化物-氧化物粘合。可注意到，所述粘合方案可為本領域已知的另一種粘合方案，諸如金屬-金屬或復合氧化物/金屬界面粘合。在粘合到載體晶片290后，可將襯底200減薄(例如，通過移除虛線襯底部分201并且留下完整部分200’)。減薄部分200’的厚度可由深STI(DSTI)結構240的厚度限定。減薄襯底200’的厚度范圍一般可從500至5000埃(作為例子)。如果需要，STI結構240也可在襯底減薄后從背側形成。

在粘合到另一個晶片之后以及在將主體減薄之后，可在襯底200’的背側上形成額外的金屬布線層(參見例如圖3)。可對襯底200’的表面進行處理以去除與減薄相關的任何缺陷。如圖3所示，可在襯底200’上直接形成第一夾層電介質(ILD)層300。接觸層可用于限定需要連接的晶體管柵極、源極、漏極和本體區。接觸層可通過透明層來與減薄的硅幾何形狀中的任一者直接對準。不涉及任何晶片-晶片對準，因此可利用金屬觸點來實現非常高的柵極密度。晶體管柵極端子觸點諸如柵極觸點304可穿過深STI(DSTI)結構240形成(例如，所有底柵觸點均可穿過DSTI結構240形成)。晶體管本體端子觸點諸如主體觸點306可僅延伸穿過ILD層300以與本體區域216接觸，而且可直接定位在底柵導體218的頂部上以使器件密度最大化。

源極-漏極端子觸點諸如源極-漏極觸點302也可僅延伸穿過ILD層300以與對應的源極-漏極擴散區224接觸。如果需要，源極-漏極觸點302、柵極觸點304和本體觸點306均可原位自對準硅化(即，硅化物在多層觸點金屬沉積期間形成)。例如，在觸點金屬沉積之前可先將鎳、鈦、氮化鈦或其他合適的硅化物材料沉積在蝕刻接觸孔內以用作觸點金屬的“粘膠”層。低溫快速熱退火(RTA)或激光退火可用于使接觸硅的底部金屬自對準硅化。隨后可沉積填充金屬諸如鎢以完成接觸填充過程，隨后進行拋光(例如，使用化學機械平坦化技術)以形成接觸插塞。作為另外一種選擇，在沉積和拋光金屬觸點后，可執行低溫退火工藝以觸發在硅-硅化物界面上形成觸點自對準硅化物。原位自對準硅化物使得與硅的接觸電阻減小。

此后，可在晶體管端子觸點上方形成額外的ILD層310、312和314。在層310中的ILD層300上直接形成的晶體管端子觸點和任何相關布線路徑有時也可稱為第一金屬(M1)金屬布線層。形成在層312中的金屬布線結構可稱為第二金屬(M2)金屬布線層。相似地，形成在層314中的金屬布線結構可稱為第三金屬(M3)金屬布線層。以這種方式形成的交替金屬布線層和插入通孔層有時可統稱為電介質堆疊或互連堆疊。一般來講，電介質堆疊可包括任意數量的金屬布線層(例如，互連堆疊可包括少于三個金屬層、四個或更多個金屬層、八個或更多個金屬層等)。由于柵極218形成在柵極和源極/漏極端子下方并且由于襯底200’減薄，因此有時可將晶體管210和212稱為“底柵薄體”晶體管。

圖4A是一個示例性逆變器400的頂視圖，該逆變器是使用圖3所示類型的根據一個實施例的底柵薄體晶體管形成的。如圖4A所示，逆變器400可包括串聯耦接并且共享共同柵極端子218的n溝道晶體管402和p溝道晶體管404。n溝道晶體管402的本體區和p溝道晶體管404的本體區可由深STI(DSTI)區240分離以提供完全的主體隔離。如上所述，可穿過DSTI區240形成柵極觸點304(參見逆變器400的中心)。當DSTI 240介于NMOS 402與PMOS 404之間時，在晶體管404的n阱本體區與晶體管402的p阱本體區之間不存在閂鎖路徑(橫向雙極電流路徑)。這實現了NMOS晶體管與PMOS晶體管之間非常緊密的間距，從而提高了CMOS柵極密度。

仍然參見圖4A，可在晶體管402中的任何未被DDTI 240覆蓋的區中形成第一p阱接頭410。例如，接頭410可與淺STI(SSTI)結構230重疊以與n溝道晶體管402的主體區接觸。由于觸點從SSTI的相反方向形成(參見例如圖3中的觸點306，其中該觸點接觸區216)，因此該觸點可被放置在SSTI 230正下方以減少布局面積并提高柵極密度。第二n阱接頭412也可形成在SSTI結構230的下方以與p溝道晶體管404的主體區接觸。放置在晶體管周邊的主體觸點僅僅是示例性的。如以上結合圖3所述，這些主體觸點可被放置成與柵極導體直接重疊(例如由位置410’和412’示出)以進一步減少逆變器400所需的最小單元面積。

圖4B中示出了從背側執行較深的淺溝槽隔離(DSTI)的優點。圖4B為晶體管布局的頂視圖。為了進行示意性的說明，僅示出了圖4A的NMOS晶體管402。圖4B示出了沿軸線AA’縱向切開柵極導體所得的橫截面側視圖，而圖4C示出了沿軸線BB’垂直于柵極導體切開所得的橫截面側視圖。SSTI區230圍繞晶體管402的主體，并且在襯底減薄之前從前側形成。圖4D中的DSTI區240可在粘合之后并且在襯底216從背側減薄之后形成。DSTI的深度允許DSTI接觸SSTI，從而為薄體區214和216形成完全的隔離。本領域的技術人員將認識到，圖4D中源極-漏極區224的觸點是穿過在由SSTI 230限定的深度接觸硅的DSTI區240形成。在圖4C中，DSTI 240與SSTI 230重疊的區用于形成柵極導體218的底柵觸點。單個源極或漏極區224有一個邊緣位于柵極導體218下方，并且有三個側面被SSTI 230圍繞。此外，區224具有完全位于源極或漏極區下方的DSTI氧化物。由于該區僅有單個擴散邊緣通向柵極導體218下方的閾值調整擴散區214，因此該區具有超低結 電容、超低結泄漏和非常高的結擊穿電壓。因此，背側DSTI薄體底柵晶體管可用于高壓、高溫(由于低泄漏)、高性能(由于高開關速度)和低功率(由于高泄漏和低開關功率)工作。

如先前在圖2和圖3的描述中所提到的，底柵薄體器件可特別適用于堆疊式集成電路，包括成像系統。圖5示出了示例性成像系統500，該成像系統包括堆疊在底柵薄體信號處理器502頂部上的背照式(BSI)圖像傳感器504。例如，BSI圖像傳感器504可包括光電二極管，這些光電二極管接收入射光506并向處理器502輸出對應的模擬信號，以便于進行轉換和數字處理(如箭頭508所示)。底柵薄體晶片502堆疊在另一個晶片(例如，圖5的例子中的晶片504)頂部上并且繼續額外的金屬化工序的能力在本文可稱為“單片堆疊”，這降低了對多個晶片具有其自身單獨的布線層組同時允許一開始使用不同加工技術來構造不同晶片的需要。如果需要，系統500還可包括其他堆疊式晶片/管芯，如510所示。

圖6是用于制造數字和模擬電路的示例性步驟的流程圖，所述電路具有根據一個實施例的底柵薄體晶體管結構。在步驟600中，可使用原始襯底晶片來執行深(DSTI)和淺(SSTI)溝槽隔離區。DSTI厚度限定稍后在制造過程中用于底柵晶體管的襯底的減薄深度，而SSTI深度限定晶體管閾值調整深度。在步驟601中，可將摻雜劑注入到襯底中以同時形成溝道區214和本體區216(例如，使用淺注入物來形成溝道區，使用深注入物來形成本體區)。例如，可使用不同的掩膜步驟，在第一時間段期間對n溝道晶體管的溝道區和本體區進行摻雜，而在第一時間段之后的第二時間段期間對p溝道晶體管的溝道區和本體區進行摻雜。這樣，可形成任意數量的晶體管系列，每個系列具有在晶體管的SSTI深度范圍內的閾值優化摻雜水平。

在步驟602中，可形成柵極絕緣層220和晶體管柵極結構218并使其圖案化。如果需要，可在這一步驟中形成具有不同厚度的兩個或更多個柵極氧化物。例如，氧化物首先可在兩個單獨的區上生長，在隨后的步驟期間，將來自這兩個區中僅一個區的氧化物回蝕，以改變這兩個單獨區之間的厚度。此后，可在這兩個區上生長額外的氧化物，以完成雙柵極氧化物沉積。可通過等離子體氮化法(諸如解耦等離子體氮化(DPN))將氮摻入到生長氧化物中以調節電介質特性。

在步驟604中，可選擇性地執行輕摻雜漏極(LDD)/和暈環注入，以有助于進一步控制和調整位于柵極結構下方的溝道區的電特性。如果需要，可將不同晶體管以不同方式摻雜，從而有助于改變閾值電壓。例如，具有較厚柵極氧化物的晶體管可以較高電壓電平工作，并且因此可被摻雜為表現出較高的閾值電壓。也可調節LDD摻雜水平以與晶體管工作電壓匹配。作為另外一種選擇，具有較薄柵極氧化物的晶體管可以較低電壓電平工作，并且因此可被摻雜為表現出較低的閾值電壓。在步驟606中，可形成柵極間隔物結構222來橫向圍繞柵極結構218。

在步驟608中，可將摻雜劑注入到襯底中，以形成晶體管源極-漏極區224和阱接頭區(例如，圖4中的區410和412)。羽狀注入物可用于為高壓工作提高橫向結擊穿電壓。在步驟610中，可在襯底前表面處的柵極、本體和源極-漏極區224正上方形成自對準硅化物225，以有助于減小源極-漏極電阻并提高與硅的接觸電阻。

取代在步驟600形成DSTI/SSTI，可另外在步驟610之后和在步驟614之前交替形成具有不同深度的淺溝槽隔離(STI)結構。例如，可在襯底中形成提供部分晶體管隔離的淺STI結構230，但也可在襯底中形成提供完全本體隔離的深STI結構240。如果需要，也可形成具有其他合適深度的STI結構。在該方案中可以形成三種或四種不同的STI深度，其中最深的STI深度用于在后續步驟中控制薄體的厚度。在步驟614中，可在柵極結構218上方形成一個或多個電介質層250。

在步驟616中，可將所形成的結構翻轉并且粘合到載體晶片(例如，另一個半導體襯底或集成電路管芯)。在粘合后，可將晶體管晶片的襯底減薄到如深STI結構240所限定的深度。如果需要，可將襯底減薄到某個預定深度，并且深STI結構240可改為從減薄后的襯底的背側形成。背側STI可與前側STI重疊以形成完整的減薄本體硅隔離。背側STI可不與前側STI重疊以形成主體隔離結，這些結需要非常高的擊穿電壓。

在步驟618中，可在襯底的減薄背側上形成ILD層(例如，電介質層300)。在步驟620中，可穿過ILD層300形成晶體管端子觸點。在一個實施例中，可穿過深ILD結構240形成柵極端子觸點。在另一個實施例中，可在淺STI結構230正上方形成主體端子觸點。在另一個實施例中，可在底部柵極導體正上方形成主體端子觸點。在另一個實施例中，可形成具有原位自 對準硅化物的柵極、主體和源極-漏極端子觸點(例如，可在填充金屬接觸孔時沉積硅化物材料并隨后使之退火)。

在步驟622中，可在晶體管端子觸點上方形成額外的金屬化層以使互連堆疊完整。一般來講，互連堆疊可包括任意數量的金屬布線層和插入通孔層。圖6的步驟僅僅是示例性的，并且并不用于限制本實用新型的范圍。如果需要，可在不脫離本實用新型的精神的前提下改變這些步驟的次序和插入額外的工序。

以這種方式形成的底柵薄體晶體管可表現出較低的結電容(這導致性能改善而不會引起過多功耗)、完全的垂直隔離(這防止在n阱邊界與p阱邊界之間發生閂鎖效應，而且有助于提高柵極密度)和改善的本體控制，因為主體觸點可被放置在襯底中更靠近溝道的位置。源極端子和本體端子也可一起短路，以有助于使像素中的源極跟隨器晶體管不易受到主體偏置效應的影響(從而有助于提高晶體管的線性度)。通過使用背側STI來包圍結，底柵晶體管可具有非常高的結擊穿電壓。底柵晶體管可由于自對準硅化而具有低的源極、漏極和柵極電阻。底柵晶體管可由于觸點金屬填充過程中的原位自對準硅化而具有低的與硅的接觸電阻。底柵晶體管可適用于非常高的溫度、非常高的電壓、非常高的性能和非常低功率的應用。

圖7是示例性處理器系統1000(諸如數碼相機)的簡化圖，該系統包括成像器件1008(例如，圖1的相機模塊)，該成像器件采用了具有底柵薄體晶體管結構的成像器。在不進行限制的前提下，這種系統可包括計算機系統、靜態或視頻攝像機系統、掃描儀、機器視覺系統、車輛導航系統、視頻電話、監控系統、自動對焦系統、星體跟蹤器系統、運動檢測系統、圖像穩定系統，以及其他采用成像器件的系統。

處理器系統1000(例如，數字靜止或視頻攝像機系統)一般包括鏡頭1114，該鏡頭用于在快門釋放按鈕1116被按下時，使圖像聚焦到成像器件1008的一個或多個像素陣列中；以及中央處理單元(CPU)1002諸如微處理器，該中央處理單元控制相機和一個或多個圖像流功能。處理單元1102可通過系統總線1006來與一個或多個輸入-輸出(I/O)設備1110通信。成像器件1008也可通過總線1006來與CPU 1002通信。系統1000還可包括隨機存取存儲器(RAM)1004，并且可以任選地包括可移動存儲器1112諸如閃存存儲器，該可移動存儲器也可通過總線1006來與CPU 1002通信。成像器件1008 可在單個集成電路或在不同芯片上與CPU相組合，也可具有或沒有存儲器存儲。盡管總線1006被示為單總線，但該總線也可以是一個或多個總線、橋接器或用于將系統1000的系統組件互連的其他通信路徑。

已經描述了各種實施例，這些實施例舉例說明了包括成像系統和主機子系統的電子設備(參見例如圖1的設備10)。成像系統可包括一個或多個圖像傳感器。每個圖像傳感器可包括形成在半導體襯底上的圖像像素陣列。每個圖像像素可包括被配置成將入射光轉化成電荷的一個或多個光敏元件。

根據一個實施例，圖像像素可包括底柵薄體晶體管，該底柵薄體晶體管包括具有第一表面和第二表面的襯底、形成在襯底第一表面上方的柵極導體和形成在襯底第二表面上方的柵極端子觸點。可將電介質層插入在襯底與柵極端子觸點之間。可在襯底中形成第一類型的淺溝槽隔離結構，其中柵極端子觸點通過該第一類型的淺溝槽隔離結構耦接到柵極導體，并且其中該第一類型的淺溝槽隔離結構限定襯底的厚度。還可在襯底中形成第二類型的淺溝槽隔離結構，并且該第二類型的淺溝槽隔離結構可具有與第一類型的淺溝槽隔離結構不同的深度。

所述晶體管可包括形成在襯底第二表面上方的主體端子觸點，其中主體端子觸點具有基本上等于電介質層的厚度的長度。在某些布置方式中，主體端子觸點可與較淺的STI或柵極導體直接重疊以有助于提高像素密度。所述晶體管還可包括形成在襯底中的源極-漏極擴散區；和源極-漏極端子觸點，這些源極-漏極端子觸點形成在襯底的第二表面上方并且在襯底的第二表面處原位自對準硅化。也可在襯底第一表面處的源極-漏極擴散區上形成自對準硅化物以有助于減小源極-漏極電阻。可在襯底第二表面上方的柵極端子觸點上方形成多個金屬化層。

根據另一個實施例，提供了在具有第一表面和第二表面的襯底上制造底柵薄體晶體管結構的方法。該方法包括在襯底的第一表面上形成柵極導體；使襯底從其第二表面減薄；以及在減薄襯底后從襯底的第二表面形成柵極端子觸點。可在襯底第一表面上方的柵極導體上形成電介質層。可在將襯底減薄之前使電介質層粘合到單獨的載體晶片。

可在襯底中形成淺溝槽隔離結構。淺溝槽隔離結構可具有限定薄襯底的厚度的深度。接觸孔可用于將柵極導體連接到柵極端子觸點，該柵極端子觸點可穿過淺溝槽隔離結構形成。所述晶體管結構可具有同時摻雜的溝道區和 本體區，以及原位自對準硅化的源極-漏極區。該底柵薄體晶體管結構可包括具有至少兩個不同柵極電介質層厚度以便處理不同工作電壓電平的晶體管。

在本公開的一個方面，提供了一種在具有第一表面和與之相對的第二表面的襯底上形成晶體管結構的方法，所述方法包括：在所述襯底的所述第一表面上形成柵極導體；使所述襯底從其第二表面減薄；以及在減薄所述襯底后，穿過所述襯底的所述第二表面形成柵極端子觸點。

在一個實施例中，所述方法還包括：在所述襯底的所述第一表面上方的所述柵極導體上形成電介質層；以及在減薄所述襯底前將所述電介質層粘合到載體晶片。

在一個實施例中，所述方法還包括：在所述襯底中形成淺溝槽隔離結構；以及穿過所述淺溝槽隔離結構形成接觸孔，以使所述柵極導體連接到所述柵極端子觸點。

在一個實施例中，所述方法還包括：在所述襯底中形成源極-漏極擴散區；在減薄所述襯底后，在所述襯底的所述第二表面上方形成源極-漏極端子觸點；形成接觸孔以使所述源極-漏極擴散區連接到所述源極-漏極端子觸點；以及將硅化物材料至少部分沉積在所述襯底的所述第二表面處的所述接觸孔內。

在一個實施例中，所述方法還包括：在所述襯底中的溝道區和本體區同時摻雜。

在一個實施例中，所述方法還包括：形成第一柵極絕緣層，所述第一柵極絕緣層插入在所述柵極導體與所述襯底的所述第一表面之間；以及形成第二柵極絕緣層，所述第二柵極絕緣層的厚度不同于所述第一柵極絕緣層。

前述內容僅是對本實用新型原理的示例性說明，因此本領域的技術人員可以進行多種修改。上述實施例可單獨地或以任意組合方式實施。

盡管為了清楚起見而相當詳細地描述了本實用新型，但將顯而易見的是，可在隨附權利要求的范圍內作出某些變化和更改。雖然隨附權利要求中的一些僅是單一從屬權利要求或僅引用了其前面的權利要求中的一些，但它們各自的特征可與任何其他權利要求的特征相結合。