半導體器件的制作方法

技術領域

本發明涉及半導體器件及其制造方法，例如，能夠適合用于具有MISFET的半導體器件及其制造方法。

背景技術：

在襯底上隔著柵極絕緣膜而形成柵電極，并在襯底上形成源極-漏極區域，由此形成MISFET。

另外，還有一種在襯底上使源極-漏極用的外延層生長來形成MISFET的技術。

在日本特開2000-277745號公報(專利文獻1)中，公開了一種關于使用了SOI襯底的雙柵極MOSFET的技術。

在日本特開2007-165665號公報(專利文獻2)中，在Si襯底上形成有p溝道型MISFET。而且，還公開了一種在p溝道型MISFET的成為源極及漏極的區域內形成槽、并在該槽內通過外延生長法埋入SiGe層的技術。

現有技術文獻

專利文獻

專利文獻1：日本特開2000-277745號公報

專利文獻2：日本特開2007-165665號公報

技術實現要素：

當在襯底上形成源極-漏極用的半導體層時，對于使用例如外延生長法等形成有MISFET的半導體器件，也期望盡可能地使性能提高。或者，期望使半導體器件的可靠性提高。或者，期望同時實現該雙方。

其他課題和新的特征可以從本說明書的記述及附圖得以明確。

根據一實施方式，半導體器件在襯底上形成有源極-漏極用的半導體層，且柵電極的柵長方向上的端部搭在所述半導體層上。

另外，根據一實施方式，關于半導體器件的制造方法，在襯底上形成了虛擬柵極之后，在所述襯底上通過例如外延法形成源極-漏極形成用的半導體層，然后，在所述虛擬柵極的側壁上形成側壁膜。然后，在以覆蓋所述虛擬柵極的方式在所述襯底上形成絕緣膜之后，使所述虛擬柵極的上表面露出。接著，在除去所述虛擬柵極及所述側壁膜而形成的槽內，隔著柵極絕緣膜形成柵電極。

發明效果

根據一實施方式，能夠使半導體器件的性能提高。或者，能夠使半導體器件的可靠性提高。或者能夠同時實現該雙方。

附圖說明

圖1是實施方式1的半導體器件的主要部分剖視圖。

圖2是實施方式1的半導體器件的主要部分剖視圖。

圖3是表示實施方式1的半導體器件的制造工序的工序流程圖。

圖4是表示實施方式1的半導體器件的制造工序的工序流程圖。

圖5是實施方式1的半導體器件的制造工序中的主要部分剖視圖。

圖6是接著圖5的半導體器件的制造工序中的主要部分剖視圖。

圖7是接著圖6的半導體器件的制造工序中的主要部分剖視圖。

圖8是接著圖7的半導體器件的制造工序中的主要部分剖視圖。

圖9是接著圖8的半導體器件的制造工序中的主要部分剖視圖。

圖10是接著圖9的半導體器件的制造工序中的主要部分剖視圖。

圖11是接著圖10的半導體器件的制造工序中的主要部分剖視圖。

圖12是接著圖11的半導體器件的制造工序中的主要部分剖視圖。

圖13是接著圖12的半導體器件的制造工序中的主要部分剖視圖。

圖14是接著圖13的半導體器件的制造工序中的主要部分剖視圖。

圖15是接著圖14的半導體器件的制造工序中的主要部分剖視圖。

圖16是接著圖15的半導體器件的制造工序中的主要部分剖視圖。

圖17是接著圖16的半導體器件的制造工序中的主要部分剖視圖。

圖18是接著圖17的半導體器件的制造工序中的主要部分剖視圖。

圖19是接著圖18的半導體器件的制造工序中的主要部分剖視圖。

圖20是接著圖19的半導體器件的制造工序中的主要部分剖視圖。

圖21是接著圖19的半導體器件的制造工序中的主要部分剖視圖。

圖22是接著圖21的半導體器件的制造工序中的主要部分剖視圖。

圖23是接著圖22的半導體器件的制造工序中的主要部分剖視圖。

圖24是接著圖20及圖23的半導體器件的制造工序中的主要部分剖視圖。

圖25是接著圖24的半導體器件的制造工序中的主要部分剖視圖。

圖26是接著圖25的半導體器件的制造工序中的主要部分剖視圖。

圖27是接著圖26的半導體器件的制造工序中的主要部分剖視圖。

圖28是接著圖27的半導體器件的制造工序中的主要部分剖視圖。

圖29是接著圖28的半導體器件的制造工序中的主要部分剖視圖。

圖30是第1研究例的半導體器件的主要部分剖視圖。

圖31是第1研究例的半導體器件的主要部分剖視圖。

圖32是第2研究例的半導體器件的制造工序中的主要部分剖視圖。

圖33是接著圖32的第2研究例的半導體器件的制造工序中的主要部分剖視圖。

圖34是第2研究例的半導體器件的主要部分剖視圖。

圖35是第2研究例的半導體器件的主要部分剖視圖。

圖36是實施方式1的變形例的半導體器件的主要部分剖視圖。

圖37是實施方式1的變形例的半導體器件的主要部分剖視圖。

圖38是實施方式1的變形例的半導體器件的制造工序中的主要部分剖視圖。

圖39是實施方式2的半導體器件的制造工序中的主要部分剖視圖。

圖40是接著圖39的半導體器件的制造工序中的主要部分剖視圖。

圖41是接著圖40的半導體器件的制造工序中的主要部分剖視圖。

圖42是接著圖41的半導體器件的制造工序中的主要部分剖視圖。

圖43是接著圖42的半導體器件的制造工序中的主要部分剖視圖。

圖44是接著圖43的半導體器件的制造工序中的主要部分剖視圖。

圖45是接著圖44的半導體器件的制造工序中的主要部分剖視圖。

圖46是表示實施方式3的半導體器件的制造工序的工序流程圖。

圖47是表示實施方式3的半導體器件的制造工序的工序流程圖。

圖48是實施方式3的半導體器件的制造工序中的主要部分剖視圖。

圖49是接著圖48的半導體器件的制造工序中的主要部分剖視圖。

圖50是接著圖49的半導體器件的制造工序中的主要部分剖視圖。

圖51是接著圖50的半導體器件的制造工序中的主要部分剖視圖。

圖52是接著圖51的半導體器件的制造工序中的主要部分剖視圖。

圖53是接著圖52的半導體器件的制造工序中的主要部分剖視圖。

圖54是接著圖53的半導體器件的制造工序中的主要部分剖視圖。

圖55是接著圖54的半導體器件的制造工序中的主要部分剖視圖。

圖56是接著圖55的半導體器件的制造工序中的主要部分剖視圖。

圖57是接著圖56的半導體器件的制造工序中的主要部分剖視圖。

圖58是接著圖56的半導體器件的制造工序中的主要部分剖視圖。

圖59是接著圖58的半導體器件的制造工序中的主要部分剖視圖。

圖60是接著圖59的半導體器件的制造工序中的主要部分剖視圖。

圖61是接著圖57及圖60的半導體器件的制造工序中的主要部分剖視圖。

圖62是接著圖61的半導體器件的制造工序中的主要部分剖視圖。

圖63是接著圖62的半導體器件的制造工序中的主要部分剖視圖。

圖64是實施方式3的半導體器件的主要部分剖視圖。

圖65是實施方式3的半導體器件的主要部分剖視圖。

圖66是表示實施方式4的半導體器件的制造工序的工序流程圖。

圖67是表示實施方式4的半導體器件的制造工序的工序流程圖。

圖68是實施方式4的半導體器件的制造工序中的主要部分剖視圖。

圖69是接著圖68的半導體器件的制造工序中的主要部分剖視圖。

圖70是接著圖69的半導體器件的制造工序中的主要部分剖視圖。

圖71是接著圖70的半導體器件的制造工序中的主要部分剖視圖。

圖72是接著圖71的半導體器件的制造工序中的主要部分剖視圖。

圖73是接著圖72的半導體器件的制造工序中的主要部分剖視圖。

圖74是接著圖73的半導體器件的制造工序中的主要部分剖視圖。

圖75是接著圖74的半導體器件的制造工序中的主要部分剖視圖。

圖76是接著圖75的半導體器件的制造工序中的主要部分剖視圖。

圖77是接著圖76的半導體器件的制造工序中的主要部分剖視圖。

圖78是接著圖76的半導體器件的制造工序中的主要部分剖視圖。

圖79是接著圖78的半導體器件的制造工序中的主要部分剖視圖。

圖80是接著圖79的半導體器件的制造工序中的主要部分剖視圖。

圖81是接著圖77及圖80的半導體器件的制造工序中的主要部分剖視圖。

圖82是接著圖81的半導體器件的制造工序中的主要部分剖視圖。

圖83是接著圖82的半導體器件的制造工序中的主要部分剖視圖。

圖84是實施方式4的半導體器件的主要部分剖視圖。

具體實施方式

在以下實施方式中，為了方便，在必要時分割成多個部分或實施方式來說明，但除了特別明示的情況之外，它們之間并不是毫無關系的，而是一方為另一方的部分或全部的變形例、詳細、補充說明等關系。另外，在以下實施方式中，涉及到要素的數等(包括個數、數值、量、范圍等)時，除了特別明示的情況以及在原理上明確限定為特定數的情況等之外，均不限定于該特定數，可以是特定數以上也可以是特定數以下。而且，在以下實施方式中，除了特別明示的情況以及被認為原理上明確是必須的情況等之外，其構成要素(還包括要素步驟等)當然不一定是必須的。相同地，在以下實施方式中，涉及到構成要素等的形狀、位置關系等時，除了特別明示的情況和認為原理上明確不成立的情況等之外，包括實質上與該形狀等近似或類似的情況等。在這點上，對于上述數值及范圍也是同樣的。

以下，基于附圖詳細說明實施方式。此外，在用于說明實施方式的全部附圖中，對具有相同功能的部件標注相同的附圖標記，并省略其重復說明。另外，在以下實施方式中，除了特別需要時之外，原則上不重復相同或同樣部分的說明。

另外，在實施方式所使用的附圖中，也存在為了易于觀察附圖而在剖視圖中也省略了剖面線的情況。另外，也存在為了易于觀察附圖而在俯視圖中也標注了剖面線的情況。

(實施方式1)

＜關于半導體器件的構造＞

圖1及圖2是本實施方式1的半導體器件的主要部分剖視圖。另外，圖1和圖2是相同區域的剖視圖。但是，在圖1中，為了易于分辨半導體層SM1和半導體層EP1分別是哪個區域，用點剖面線表示半導體層EP1整體，用細斜剖面線表示半導體層SM1整體，對于n^-型半導體區域EX及n⁺型半導體區域SD的形成區域則沒有圖示。另外，在圖2中，為了易于分辨n^-型半導體區域EX和n⁺型半導體區域SD分別是哪個區域，對n^-型半導體區域EX整體標注了相同的剖面線，對n⁺型半導體區域SD整體標注了其他相同的剖面線。因此，將圖1和圖2組合來看的話，很容易理解半導體層SM1及半導體層EP1的構成、和半導體層SM1及半導體層EP1上的n^-型半導體區域EX及n⁺型半導體區域SD的形成區域。此外，在圖1及圖2中，關于后述的絕緣膜IL3及布線M1和更上層的構造，省略了圖示。

本實施方式1及以下實施方式2～4的半導體器件是具有MISFET(Metal Insulator Semiconductor Field Effect Transistor：金屬絕緣半導體場效應晶體管)的半導體器件。

圖1及圖2所示的本實施方式1的半導體器件是使用了SOI(SOI：Silicon On Insulator；絕緣體上硅)襯底SUB的半導體器件。

SOI襯底SUB具有：由單晶硅等構成的襯底(半導體襯底、支承襯底)SUB1；由形成在襯底SUB1的主面上的氧化硅等構成的絕緣層(埋入絕緣膜、埋入氧化膜、BOX(Buried Oxide)層)BOX1；以及由形成在絕緣層BOX1的上表面上的單晶硅構成的半導體層(SOI層)SM1。襯底SUB1是支承絕緣層BOX1及其上方的構造的支承襯底。通過這些襯底SUB1、絕緣層BOX1和半導體層SM1，形成了SOI襯底SUB。在SOI襯底SUB的主面上形成有MISFET。在此，對MISFET為n溝道型的MISFET的情況進行說明。

在半導體層SM1上，隔著柵極絕緣膜GI而形成有柵電極GE。

柵電極GE為金屬柵電極，使用了氮化鈦(TiN)、氮化鉭(TaN)、氮化鎢(WN)、碳化鈦(TiC)、碳化鉭(TaC)、碳化鎢(WC)或氮碳化鉭(TaCN)等金屬材料。需要說明的是，此處所說的金屬是呈現金屬傳導的導電體，不僅是單質金屬(純金屬)或合金，還包括呈現金屬傳導的金屬化合物(氮化金屬或碳化金屬等)。通過將柵電極GE設為金屬柵電極，可以獲得如下優點：能夠抑制柵電極GE的耗盡現象，消除寄生電容。另外，還可以獲得能夠實現MISFET元件的小型化(柵極絕緣膜的薄膜化)。

作為柵電極GE，優選為金屬柵電極，但作為其他方式，也能為在下層形成有上述金屬材料(金屬膜)、且在上層使用了多晶硅膜(摻雜多晶硅膜)的層疊型柵電極。

另外，作為金屬柵電極(柵電極GE)的其他方式，還可以是層疊了多層不同金屬膜的構造。

另外，作為柵極絕緣膜GI，能夠使用氧化鉿膜、氧化鋯膜、氧化鋁膜、氧化鉭膜或氧化鑭膜等金屬氧化物膜。另外，這些金屬氧化物膜也能夠含有氮(N)或硅(Si)中的一方或雙方。該情況下，柵極絕緣膜GI是介電常數(相對介電常數)比氮化硅膜高的高介電常數膜(所謂的High-k膜)。在對柵極絕緣膜GI使用了高介電常數膜的情況下，與使用了氧化硅膜的情況相比，由于能夠使柵極絕緣膜GI的物理膜厚增加，所以可以獲得能夠減少漏電流的優點。

此外，雖未圖示，但在上述金屬氧化物膜與半導體層SM1之間，也能夠形成1nm以下的氧化硅膜來作為界面層。該界面層的物理膜厚與上述金屬氧化物膜的物理膜厚相比形成得較薄。

柵電極GE的下部的半導體層SM1成為形成有MISFET的溝道的區域(溝道形成區域)。

在半導體層SM1上形成有作為外延層(外延半導體層)的半導體層EP1。半導體層EP1在半導體層SM1上通過外延生長而形成，由硅(單晶硅)構成。

半導體層EP1形成在柵電極GE的兩側(柵長方向上的兩側)。此外，圖1及圖2所示的剖面是與柵電極GE的柵長方向平行的平面(沿著柵長方向的平面)。

在本實施方式中，柵電極GE的一部分存在于半導體層EP1上(更特定地說在半導體層EP1的傾斜的側面SF1上)。具體來說，柵電極GE的柵長方向上的端部位于半導體層EP1上。換言之，在MISFET(將柵電極GE作為柵電極的MISFET)的柵長方向上，柵電極GE的端部位于半導體層EP1上。即，柵電極GE的柵長方向上的中央部側位于沒有形成半導體層EP1的部分的半導體層SM1上，但柵電極GE的柵長方向上的兩端部側搭在形成于半導體層SM1上的半導體層EP1上。也就是說，柵電極GE的中央部側(柵長方向上的中央部側)雖然不與半導體層EP1重疊(未在SOI襯底SUB的厚度方向上重疊)，但柵電極GE的端部(柵長方向上的端部)與半導體層EP1重疊(在SOI襯底SUB的厚度方向上重疊)。因此，成為如下狀態，即，在柵電極GE的兩端部附近(柵長方向上的兩端部附近)的正下方存在有半導體層EP1、且在柵電極GE的中央部側(柵長方向上的中央部側)的正下方不存在半導體層EP1(存在有半導體層SM1)。

但是，柵電極GE并不與半導體層SM1、EP1相接觸，在柵電極GE與半導體層SM1之間、以及柵電極GE與半導體層EP1之間，夾設有柵極絕緣膜GI。柵極絕緣膜GI在從柵電極GE的底面到兩側面(側壁)的范圍內連續地形成。

另外，在本實施方式中，柵電極GE的柵長方向上的端部雖然位于半導體層EP1上，但半導體層EP1的側面(柵電極GE側的側面)SF1傾斜，且柵電極GE的柵長方向上的端部位于該半導體層EP1的傾斜的側面SF1上。換言之，在MISFET(將柵電極GE作為柵電極的MISFET)的柵長方向上，半導體層EP1的側面(柵電極GE側的側面)SF1傾斜，且在MISFET(將柵電極GE作為柵電極的MISFET)的柵長方向上，柵電極GE的端部位于半導體層EP1的傾斜的側面SF1上。即，柵電極GE的端部(柵長方向上的端部)搭在半導體層EP1的傾斜的側面SF1上。

另外，由于半導體層EP1形成在半導體層SM1的大致平坦的上表面上，所以半導體層EP1的上表面位于比柵電極GE的正下方的半導體層SM1的上表面高的位置上。在此，柵電極GE的正下方的半導體層SM1的上表面對應于與柵電極GE下方的柵極絕緣膜GI相接觸的部分的半導體層SM1的表面(上表面)，在圖1中標注附圖標記UF1而表示為上表面UF1。

在柵電極GE的兩側(柵長方向的兩側)的半導體層SM1、EP1上，形成有MISFET的源極或漏極用的半導體區域，該源極或漏極用的半導體區域由n^-型半導體區域EX、和與n^-型半導體區域EX相比為高雜質濃度的n⁺型半導體區域SD形成。即，在半導體層SM1與半導體層EP1的層疊中，在隔著溝道形成區域相互隔開的區域內，形成有(一對)n^-型半導體區域(擴展區域、LDD區域)EX，并在n^-型半導體區域EX的外側(從溝道形成區域遠離的一側)，形成有與n^-型半導體區域EX相比雜質濃度高的、源極-漏極用的(一對)n⁺型半導體區域SD。由于源極或漏極區域用的半導體區域具有n^-型半導體區域EX、和與n^-型半導體區域EX相比雜質濃度高的n⁺型半導體區域SD，所以具備LDD(Lightly Doped Drain：輕摻雜漏極)構造。

n^-型半導體區域EX與溝道形成區域鄰接，n⁺型半導體區域SD形成在從溝道形成區域隔開與n^-型半導體區域EX相應的距離且與n^-型半導體區域EX相接觸的位置上。

當在SOI襯底SUB的厚度方向上觀察時，n^-型半導體區域EX形成在從半導體層EP1到半導體層SM1的范圍內，n⁺型半導體區域SD也形成在從半導體層EP1到半導體層SM1的范圍內。另外，n^-型半導體區域EX的至少一部分位于柵電極GE的正下方。

由于在半導體層EP1中形成有源極或漏極用的半導體區域(與n^-型半導體區域EX及n⁺型半導體區域SD對應)，所以能夠將半導體層EP1視為源極-漏極用(源極-漏極形成用)的外延層。

在n⁺型半導體區域SD的上部形成有金屬硅化物層SIL。金屬硅化物層SIL是例如硅化鈷層、硅化鎳層或鎳鉑硅化物層等。

在SOI襯底SUB的主面上，以覆蓋半導體層EP1(及金屬硅化物層SIL)的方式，形成有絕緣膜IL1。絕緣膜IL1優選由作為襯墊膜的氮化硅膜SN3(襯墊膜)與氮化硅膜SN3上的絕緣膜SO3的層疊膜構成。氮化硅膜SN3的厚度與絕緣膜SO3相比較薄。

作為絕緣膜SO3，能夠使用氧化硅類的絕緣膜。在此，氧化硅類的絕緣膜是指以氧化硅為主體的絕緣膜，但也能夠進一步含有碳(C)、氟(F)、氮(N)、硼(B)及磷(P)中的一種以上。

絕緣膜IL1的上表面大致平坦化，在絕緣膜IL1上形成有槽TR。在該槽TR內，隔著柵極絕緣膜GI而埋入(形成)有柵電極GE。即，柵電極GE形成在絕緣膜IL1的槽TR內，柵極絕緣膜GI在柵電極GE的側壁(側面)及底面(下表面)上連續地形成。

也就是說，在本實施方式中，在SOI襯底SUB上以覆蓋半導體層EP1的方式形成有絕緣膜IL1，且柵電極GE埋入在形成于絕緣膜IL1上的槽TR內。具體來說，柵極絕緣膜GI形成在槽TR的側面上及底面上，柵電極GE隔著柵極絕緣膜GI而埋入在槽TR內。

另外，優選的是，在柵電極GE的側壁上，隔著柵極絕緣膜GI而形成有側壁絕緣膜SW3。即，在柵電極GE的側壁與絕緣膜IL1之間，不僅夾設有柵極絕緣膜GI，還夾設有側壁絕緣膜SW3。柵極絕緣膜GI與柵電極GE相接觸，但側壁絕緣膜SW3并不與柵電極GE相接觸，在側壁絕緣膜SW3與柵電極GE之間夾設有柵極絕緣膜GI。

在埋入有柵電極GE的狀態下的絕緣膜IL1上，以覆蓋柵電極GE的方式形成有絕緣膜IL2。

在絕緣膜IL1、IL2上形成有后述的接觸孔CNT(在此并未圖示)，并在接觸孔CNT內形成有后述的插塞PG(在此并未圖示)，但在此省略其圖示。另外，在絕緣膜IL2上形成有后述的絕緣膜IL3(在此并未圖示)及后述的布線M1(在此并未圖示)，但在此省略其圖示。

<關于半導體器件的制造工序>

接著，參照附圖說明本實施方式的半導體器件的制造工序。圖3及圖4是表示本實施方式的半導體器件的制造工序的工序流程圖。圖5～圖29是本實施方式的半導體器件的制造工序中的主要部分剖視圖。

首先，如圖5所示，準備SOI襯底SUB(圖3的步驟S1)。

SOI襯底SUB具有：由單晶硅等構成的襯底SUB1；由形成在襯底SUB1的主面上的氧化硅等構成的絕緣層BOX1；以及由形成在絕緣層BOX1的上表面上的單晶硅構成的半導體層SM1。

與襯底SUB1的厚度相比，半導體層SM1的厚度較薄。半導體層SM1的厚度能夠設為例如3～20nm左右。

SOI襯底SUB能夠使用各種方法來制造。例如，在通過施加高溫及壓力使表面形成有氧化膜的半導體襯底(硅襯底)與另一片半導體襯底(硅襯底)粘接并貼合之后，通過使單側硅層(硅襯底)薄膜化，能夠形成SOI襯底SUB。或者，能夠通過SIMOX(Silicon Implanted Oxide：注氧隔離)法來形成SOI襯底SUB，即，對由Si(硅)構成的半導體襯底的主面以高能量離子注入O₂(氧)，然后通過熱處理使Si(硅)與氧結合，從而埋入至比半導體襯底的表面稍深的位置，形成氧化膜(BOX膜)。進一步地，還能夠使用其他方法，例如能夠使用智能剝離(Smart Cut)工藝等來制造SOI襯底SUB。

接著，在SOI襯底SUB上形成元件分離區域(未圖示)。例如，在SOI襯底SUB(半導體層SM1)的主面上，使用光刻技術及干式蝕刻技術等，形成貫穿半導體層SM1及絕緣層BOX1且底部位于襯底SUB1中的元件分離槽，然后使用成膜技術及CMP技術等向該元件分離槽內埋入絕緣膜，由此能夠形成元件分離區域。在由元件分離區域平面地包圍的半導體層SM1上，如以下說明那樣形成MISFET。

接著，對半導體層SM1中的、預定形成n溝道型MISFET的區域內的半導體層SM1，通過離子注入等導入用于成為p型阱(p型半導體區域)的p型雜質(例如硼)。

接著，如圖6所示，在SOI襯底SUB上、即在半導體層SM1上，形成虛擬柵極(虛擬柵電極、虛擬柵極構造體)GED(圖3的步驟S2)。

虛擬柵極GED(尤其是虛擬柵極GED的多晶硅膜PL1)是不作為MISFET的柵極(柵電極)發揮作用的虛擬(偽)的柵極(柵電極)。虛擬柵極GED由絕緣膜GID、其上的多晶硅膜PL1與其上的氮化硅膜SN1的層疊膜構成。也能使用其他絕緣膜、例如氧化硅膜來代替氮化硅膜SN1。作為絕緣膜GID能夠使用氧化硅膜。

多晶硅膜PL1也能夠直接形成在半導體層SM1上，但優選在半導體層SM1上隔著絕緣膜GID而形成多晶硅膜PL1。絕緣膜GID由于之后會被除去，所以是不作為柵極絕緣膜發揮作用的虛擬的柵極絕緣膜。作為絕緣膜GID，能夠適用氧化硅膜，絕緣膜GID的厚度與多晶硅膜PL1相比較薄。

絕緣膜GID能夠在之后除去多晶硅膜PL1時(與后述的步驟S13的第二階段的蝕刻對應)用作為蝕刻阻擋膜(半導體層SM1的蝕刻防止膜)，能夠在那時防止半導體層SM1被蝕刻。因此，優選預先在多晶硅膜PL1與半導體層SM1之間夾設絕緣膜GID。

對于形成虛擬柵極GED，例如，在SOI襯底SUB的主面上(即半導體層SM1的主面上)形成氧化硅膜(該氧化硅膜成為絕緣膜GID)之后，在其上依次形成(堆積)多晶硅膜PL1及氮化硅膜SN1。然后，使用光刻技術及蝕刻技術在該多晶硅膜PL1與氮化硅膜SN1的層疊膜上形成圖案，由此能夠形成虛擬柵極GED。在虛擬柵極GED與半導體層SM1之間，夾設有絕緣膜GID(該情況下為氧化硅膜)。

另外，虛擬柵極GED由于之后會被除去，所以可以不具有導電性，也能夠將多晶硅膜PL1替換成其他材料膜。但是，從之后容易除去、容易確保相對于氧化硅膜和/或氮化硅膜等的高蝕刻選擇比、容易對虛擬柵極加工、難以產生工序上的不良等觀點來看，多晶硅膜PL1為優選。另外，也能使用與多晶硅膜PL1同層的多晶硅膜來形成其他元件(例如多晶硅電阻等)。

接著，在虛擬柵極GED的側壁上，作為側壁膜而形成側壁絕緣膜(偏移隔離膜：offset spacer)SW1(圖3的步驟S3)。

步驟S3的側壁絕緣膜SW1形成工序能夠如下進行。即，首先，如圖7所示，在SOI襯底SUB的主面的整個面上，以覆蓋虛擬柵極GED的方式，通過CVD(Chemical Vapor Deposition：化學氣相沉積)法等來形成(堆積)氧化硅膜SO1。然后，通過對該氧化硅膜SO1進行蝕刻(各向異性蝕刻)，如圖8所示，在虛擬柵極GED的側壁上留存氧化硅膜SO1來作為側壁絕緣膜SW1，并除去其他區域的氧化硅膜SO1。由此，在虛擬柵極GED的側壁上形成有側壁絕緣膜SW1。側壁絕緣膜SW1的厚度(與虛擬柵極GED的側壁大致垂直的方向上的厚度)能夠設為例如3～10nm左右。

另外，側壁絕緣膜SW1及后述的側壁絕緣膜SW2由于之后會被除去，所以可以不必具有絕緣性，但從作為側壁膜的易形成性、和能夠防止在除去時發生蝕刻殘留的情況下的不良的觀點來看，優選為絕緣膜，尤其優選為氧化硅或氮化硅。因此，作為側壁絕緣膜SW1及后述的側壁絕緣膜SW2的材料，在本實施方式中使用氧化硅，在后述的實施方式2中使用氮化硅。

接著，如圖9所示，在半導體層SM1上，使半導體層EP1外延生長(圖3的步驟S4)。

半導體層EP1形成在虛擬柵極GED(更特定地說是由虛擬柵極GED和側壁絕緣膜SW1構成的構造體)的兩側區域的半導體層SM1上。即，在半導體層SM1上，在虛擬柵極GED(更特定地說是由虛擬柵極GED和側壁絕緣膜SW1構成的構造體)的兩側，以與虛擬柵極GED(更特定地說是由虛擬柵極GED和側壁絕緣膜SW1構成的構造體)相鄰的方式形成半導體層EP1。

半導體層EP1是通過外延生長而形成的外延層(外延半導體層)，由硅(單晶硅)構成。半導體層EP1在半導體層SM1上選擇性地外延生長，且不形成在側壁絕緣膜SW1上和氮化硅膜SN1上。

當使半導體層EP1外延生長時，在虛擬柵極GED的多晶硅膜PL1的上表面被氮化硅膜SN1覆蓋、側面(側壁)被側壁絕緣膜SW1覆蓋而虛擬柵極GED的多晶硅膜PL1沒有露出的狀態下，使半導體層EP1外延生長。因此，能夠防止在虛擬柵極GED的多晶硅膜PL1上形成外延層。

也就是說，在假設省略側壁絕緣膜SW1的形成而以虛擬柵極GED的多晶硅膜PL1的側壁露出的狀態使半導體層EP1外延生長的情況下，可能在多晶硅膜PL1的露出部上也會發生外延生長，而導致半導體層EP1會與多晶硅膜PL1緊貼在一起。通過側壁絕緣膜SW1能夠防止該問題。

另外，優選的是，以使半導體層EP1的側面SF1具有錐度的方式，使半導體層EP1外延生長。即，優選半導體層EP1的側面SF1相對于SOI襯底SUB的主面(即半導體層SM1的主面)傾斜。也就是說，SOI襯底SUB的主面(即半導體層SM1的主面)與半導體層EP1的側面SF1所成的角度α優選為小于90°(即α＜90°)。換言之，優選以隨著遠離虛擬柵極GED而半導體層EP1的厚度變厚的方式，使半導體層EP1的側面SF1傾斜。半導體層EP1的側面SF1的錐度能夠通過調整半導體層EP1的成膜用氣體的組成和/或成膜溫度等來控制。

此外，將半導體層EP1的側面SF1與半導體層SM1的主面(即SOI襯底的SUB的主面)所成的角度為銳角的情況稱為半導體層EP1的側面SF1傾斜，該側面SF1是半導體層EP1的傾斜的側面。因此，半導體層EP1的側面SF1相對于半導體層SM1的主面(即SOI襯底的SUB的主面)垂直的情況不能說是半導體層EP1的側面SF1傾斜。

由于半導體層EP1形成在半導體層SM1的大致平坦的上表面上，所以半導體層EP1的上表面處于比半導體層SM1的上表面高的位置。因此，在步驟S4中形成的半導體層EP1的上表面處于比虛擬柵極GED正下方的半導體層SM1的上表面高的位置。此外，當提到高度時，對應于與襯底SUB的主面大致垂直的方向上的高度。

以下，將半導體層SM1與形成在半導體層SM1上的半導體層EP1的組合稱為半導體層SM2。

接著，如圖10所示，在半導體層SM2(即半導體層SM1、EP1)上的虛擬柵極GED及側壁絕緣膜SW1的兩側區域內，通過離子注入磷(P)或砷(As)等n型雜質，形成n^-型半導體區域(擴展區域、LDD區域)EX(圖3的步驟S5)。在用于形成n^-型半導體區域EX的離子注入工序中，虛擬柵極GED及側壁絕緣膜SW1能夠作為掩膜(離子注入阻止掩膜)發揮作用。因此，n^-型半導體區域EX在半導體層SM1及半導體層EP1(的層疊體)中，相對于虛擬柵極GED的側壁上的側壁絕緣膜SW1自對準地形成。

接著，在虛擬柵極GED的側壁上，作為側壁膜而形成側壁絕緣膜(側壁隔離膜：sidewall spacer)SW2(圖3的步驟S6)。

步驟S6的側壁絕緣膜SW2形成工序能夠如下進行。即，首先，如圖11所示，在SOI襯底SUB的主面的整個面上，以覆蓋虛擬柵極GED及側壁絕緣膜SW1的方式，通過CVD法等形成(堆積)氧化硅膜SO2。然后，通過對該氧化硅膜SO2進行蝕刻(各向異性蝕刻)，如圖12所示，在虛擬柵極GED的側壁上留存氧化硅膜SO2來作為側壁絕緣膜SW2，并除去其他區域的氧化硅膜SO2。由此，在虛擬柵極GED的側壁上，隔著側壁絕緣膜SW1而形成側壁絕緣膜SW2。側壁絕緣膜SW2的厚度(與虛擬柵極GED的側壁大致垂直的方向上的厚度)能夠設為例如3～10nm左右。

側壁絕緣膜SW2隔著側壁絕緣膜SW1而與虛擬柵極GED的側壁鄰接，且形成在半導體層EP1上(具體為半導體層EP1的傾斜的側面SF1上)。即，側壁絕緣膜SW2的底面與半導體層EP2(具體為半導體層EP1的傾斜的側面SF1)相接觸，側壁絕緣膜SW2的內壁(與虛擬柵極GED相對的一側的側面)與虛擬柵極GED的側壁上的側壁絕緣膜SW1相接觸。

接著，如圖13所示，在半導體層SM2(即半導體層SM1、EP1)上的虛擬柵極GED及側壁絕緣膜SW1、SW2的兩側區域內，通過離子注入磷(P)或砷(As)等n型雜質，形成n⁺型半導體區域SD(圖3的步驟S7)。在用于形成n⁺型半導體區域SD的離子注入工序中，虛擬柵極GED及側壁絕緣膜SW1、SW2能夠作為掩膜(離子注入阻止掩膜)發揮作用。因此，n⁺型半導體區域SD相對于隔著側壁絕緣膜SW1形成在虛擬柵極GED的側壁上的側壁絕緣膜SW2自對準地形成。n⁺型半導體區域SD與n^-型半導體區域EX相比雜質濃度高。

在用于形成n^-型半導體區域EX的離子注入中，能夠向半導體層SM2(SM1、EP1)的較淺區域注入n型雜質，但與此相比，在用于形成n⁺型半導體區域SD的離子注入中，將n型雜質注入到半導體層SM2(SM1、EP1)的較深區域(即相對于半導體層SM2的整體厚度來說)。

在步驟S6中形成側壁絕緣膜SW2之前，進行用于形成n^-型半導體區域EX的離子注入(步驟S5)，并在步驟S6中形成側壁絕緣膜SW2之后，進行用于形成n⁺型半導體區域SD的離子注入(步驟S7)。因此，當進行至步驟S7時，n^-型半導體區域EX成為形成在側壁絕緣膜SW2的正下方部分的半導體層SM2(SM1、EP1)中的狀態。由于在后述的步驟S13中同時除去虛擬柵極GED和側壁絕緣膜SW2之后，在后述的步驟S14～S16中形成柵電極GE，所以柵電極GE也形成在側壁絕緣膜SW2曾存在的區域內。因此，當之后形成柵電極GE時，n^-型半導體區域EX成為大致形成在柵電極GE的一部分(柵長方向上的兩端部側)的正下方的狀態。

接著，進行作為熱處理的激活退火，用于將導入到n⁺型半導體區域SD及n^-型半導體區域EX等中的雜質激活(圖3的步驟S8)。另外，在離子注入區域非晶化的情況下，能夠在該步驟S8的激活退火時使其結晶化。

接著，在虛擬柵極GED的側壁上，作為側壁膜而形成側壁絕緣膜(側壁隔離膜)SW3(圖3的步驟S9)。

步驟S9的側壁絕緣膜SW3形成工序能夠如下進行。即，首先，如圖14所示，在SOI襯底SUB的主面的整個面上，以覆蓋虛擬柵極GED及側壁絕緣膜SW1、SW2的方式，通過CVD法等形成(堆積)氮化硅膜SN2。然后，通過對該氮化硅膜SN2進行蝕刻(各向異性蝕刻)，如圖15所示，在虛擬柵極GED的側壁上留存氮化硅膜SN2來作為側壁絕緣膜SW3，并除去其他區域的氮化硅膜SN2。由此，在虛擬柵極GED的側壁上隔著側壁絕緣膜SW1、SW2而形成側壁絕緣膜(側壁隔離膜)SW3。側壁絕緣膜SW3的厚度(與虛擬柵極GED的側壁大致垂直的方向上的厚度)能夠設為例如10～30nm左右。

該階段中，成為如下狀態：在虛擬柵極GED的側壁上按接近虛擬柵極GED的順序形成(層疊)有側壁絕緣膜SW1、側壁絕緣膜SW2和側壁絕緣膜SW3。

雖然也能省略側壁絕緣膜SW3的形成，但更優選形成側壁絕緣膜SW3的情況。在形成有側壁絕緣膜SW3的情況下，能夠使金屬硅化物層SIL的形成位置從虛擬柵極GED的位置離開與側壁絕緣膜SW1、SW2的厚度加上側壁絕緣膜SW3的厚度相應的距離。因此，能夠在半導體層EP1的厚度較厚的區域(即半導體層SM2的厚度較厚的區域)內形成金屬硅化物層SIL。因此，在半導體層SM2中，能夠防止下述情況：產生隨著金屬硅化物層SIL的形成而在厚度方向上出現硅區域消失的區域。另外，若在之后的工序中以留存有側壁絕緣膜SW3的狀態形成柵電極GE及柵極絕緣膜GI，則在金屬硅化物層SIL與柵電極GE之間不僅夾設有柵極絕緣膜GI，還夾設有側壁絕緣膜SW3，因此，能夠使柵電極GE與金屬硅化物層SIL之間的耐壓提高。

接著，通過硅化物自對準(Salicide：Self Aligned Silicide)技術，在n⁺型半導體區域SD的表面(上層部)上形成低電阻的金屬硅化物層SIL(圖4的步驟S10)。

步驟S10的金屬硅化物層SIL形成工序如下進行。即，首先，在使n⁺型半導體區域SD的表面(具體為未被虛擬柵極GED及側壁絕緣膜SW1、SW2、SW3覆蓋的部分的半導體層EP1的表面)露出之后，如圖16所示，以覆蓋虛擬柵極GED、側壁絕緣膜SW1、SW2、SW3及n⁺型半導體區域SD的方式，在SOI襯底SUB的主面(整個面)上形成(堆積)金屬膜ME。金屬膜ME例如由鈷(Co)膜、鎳(Ni)膜或鎳鉑合金膜等構成，能夠使用濺射法等形成。然后，通過熱處理，使金屬膜ME與(構成)n⁺型半導體區域SD(的硅)反應。由此，如圖17所示，在n⁺型半導體區域SD的表面上形成金屬硅化物層SIL。之后，除去未反應的金屬膜ME，圖17表示該階段。

在金屬膜ME為鈷膜的情況下，金屬硅化物層SIL成為硅化鈷層；在金屬膜ME為鎳膜的情況下，金屬硅化物層SIL成為硅化鎳層；在金屬膜ME為鎳鉑合金膜的情況下，金屬硅化物層SIL成為鎳鉑硅化物層。通過形成金屬硅化物層SIL，能夠使n⁺型半導體區域SD的擴散電阻和接觸電阻等低電阻化。

雖然在n⁺型半導體區域SD的表面(上層部)上形成有金屬硅化物層SIL，但金屬硅化物層SIL主要形成在半導體層EP1上。

此外，由于在虛擬柵極GED的側壁上形成有側壁絕緣膜SW1、SW2，且在虛擬柵極GED的多晶硅膜PL1上形成有氮化硅膜SN1，所以虛擬柵極GED的多晶硅膜PL1不與金屬膜ME接觸，多晶硅膜PL1不會與金屬膜ME發生反應。因此，在虛擬柵極GED的多晶硅膜PL1的表面上，不會形成金屬硅化物層。

接著，如圖18所示，在SOI襯底SUB的主面(主面整個面)上形成絕緣膜(層間絕緣膜)IL1(圖4的步驟S11)。即，以覆蓋虛擬柵極GED及側壁絕緣膜SW1、SW2、SW3的方式，在SOI襯底SUB的主面上形成絕緣膜IL1。絕緣膜IL1優選由氮化硅膜(襯墊膜)SN3與氮化硅膜SN3上的絕緣膜(層間絕緣膜)SO3的層疊膜構成。絕緣膜SO3的膜厚與氮化硅膜SN3的膜厚相比較厚。作為絕緣膜SO3，能夠使用氧化硅類的絕緣膜。在此，氧化硅類的絕緣膜是指以氧化硅為主體的絕緣膜，但也能夠進一步含有碳(C)、氟(F)、氮(N)、硼(B)及磷(P)中的一種以上。

另外，在本實施方式中，作為襯墊膜SN3，例示了作為絕緣膜的氮化硅膜SN3，但也可以取而代之而使用氧化硅膜。即，只要是在形成后述的槽TR和接觸孔CNT時作為蝕刻阻擋膜而發揮作用的絕緣膜即可。

接著，如圖19所示，通過CMP(Chemical Mechanical Polishing：化學機械研磨)法等對絕緣膜IL1的表面(上表面)進行研磨，由此，使虛擬柵極GED的上表面(即氮化硅膜SN1的上表面)露出(圖4的步驟S12)。即，通過CMP法對絕緣膜IL1進行研磨直至虛擬柵極GED的氮化硅膜SN1的上表面露出。步驟S12是除去絕緣膜IL1的一部分(至少是覆蓋虛擬柵極GED的部分的絕緣膜IL1)而使虛擬柵極GED的上表面露出的工序。

接著，如圖20所示，通過蝕刻除去虛擬柵極GED及側壁絕緣膜SW1、SW2(圖4的步驟S13)。

如圖20所示，通過在該步驟S13中除去虛擬柵極GED及側壁絕緣膜SW1、SW2，形成槽(凹部、開口部、凹陷部)TR。槽TR在除去虛擬柵極GED及側壁絕緣膜SW1、SW2之前、由虛擬柵極GED及側壁絕緣膜SW1、SW2所存在的區域(空間)構成。從槽TR使半導體層SM1的上表面、半導體層EP1的傾斜的側面SF1、和側壁絕緣膜SW3的內壁露出。

槽TR的底面由半導體層SM1的上表面和半導體層EP1的傾斜的側面SF1形成。槽TR的側面(側壁)由側壁絕緣膜SW3的內壁形成。也就是說，能夠將從槽TR露出的、從半導體層SM1的上表面到半導體層EP1的傾斜的側面SF1的范圍，視為槽TR的底面。槽TR的上部開放。在此，所謂側壁絕緣膜SW3的內壁，在側壁絕緣膜SW3中，對應于至除去側壁絕緣膜SW2之前與側壁絕緣膜SW2相接觸的一側的側面(側壁)。

關于步驟S13的蝕刻工序，以下進行具體說明。

步驟S13的蝕刻優選通過如下三個階段(第一階段、第二階段及第三階段，參照圖21～圖23)的蝕刻來進行。

即，在通過步驟S12的CMP處理得到圖19的構造之后，通過步驟S13中的第一階段的蝕刻，如圖21所示，除去虛擬柵極GED的氮化硅膜SN1。優選的是，該第一階段的蝕刻在氮化硅膜SN1的蝕刻速度與多晶硅膜PL1的蝕刻速度相比較快的蝕刻條件下，選擇性地對氮化硅膜SN1進行蝕刻。通過第一階段的蝕刻，除去了氮化硅膜SN1，并使多晶硅膜PL1露出。

在通過第一階段的蝕刻除去氮化硅膜SN1之后，改變蝕刻條件，通過步驟S13中的第二階段的蝕刻，如圖22所示，除去虛擬柵極GED的多晶硅膜PL1。優選的是，該第二階段的蝕刻在多晶硅膜PL1的蝕刻速度與側壁絕緣膜SW1、SW2及絕緣膜GID(具體為氧化硅)的蝕刻速度相比較快的蝕刻條件下，選擇性地對多晶硅膜PL1進行蝕刻。通過第二階段的蝕刻，除去了多晶硅膜PL1，并使側壁絕緣膜SW1及絕緣膜GID露出。即，在第二階段的蝕刻中，能夠對多晶硅膜PL1進行蝕刻，并且使側壁絕緣膜SW1及絕緣膜GID作為蝕刻阻擋膜發揮作用。在此，由于使側壁絕緣膜SW1、SW2及絕緣膜GID由氧化硅形成，所以很容易確保多晶硅膜PL1與側壁絕緣膜SW1、SW2及絕緣膜GID之間的高蝕刻選擇比。另外，通過在半導體層SM1與多晶硅膜PL1之間設置絕緣膜GID，能夠在通過第二階段的蝕刻除去多晶硅膜PL1時，防止半導體層SM1被蝕刻。

在通過第二階段的蝕刻除去多晶硅膜PL1之后，改變蝕刻條件，通過步驟S13中的第三階段的蝕刻，如圖23所示，除去側壁絕緣膜SW1、SW2及絕緣膜GID。優選的是，該第三階段的蝕刻在側壁絕緣膜SW1、SW2及絕緣膜GID的蝕刻速度與半導體層SM1、EP1的蝕刻速度相比較快的蝕刻條件下，選擇性地對側壁絕緣膜SW1、SW2及絕緣膜GID進行蝕刻。由此，能夠抑制或防止在第三階段的蝕刻中半導體層SM1、EP1被蝕刻。只要使側壁絕緣膜SW1和側壁絕緣膜SW2由相同材料(在此為氧化硅)形成，就能夠在相同蝕刻工序中連續地對側壁絕緣膜SW1和側壁絕緣膜SW2進行蝕刻。另外，只要使絕緣膜GID和側壁絕緣膜SW1、SW2由相同材料(在此為氧化硅)形成，就能夠在與除去側壁絕緣膜SW1、SW2的工序相同的蝕刻工序中來除去絕緣膜GID。

另外，在第三階段的蝕刻中，雖然除去了側壁絕緣膜SW1、SW2，但優選使側壁絕緣膜SW3留存。因此，在本實施方式中，使側壁絕緣膜SW3由與側壁絕緣膜SW1、SW2不同的材料形成，并在側壁絕緣膜SW1、SW2(具體為氧化硅)的蝕刻速度與側壁絕緣膜SW3(具體為氮化硅)及半導體層SM1、EP1的蝕刻速度相比較快的蝕刻條件下，進行第三階段的蝕刻。在此，由于側壁絕緣膜SW1、SW2由氧化硅膜SO1、SO2形成，且側壁絕緣膜SW3由氮化硅膜SN2形成，所以容易確保側壁絕緣膜SW1、SW2與側壁絕緣膜SW3之間的高蝕刻選擇比。即，在第三階段的蝕刻中，能夠對側壁絕緣膜SW1、SW2進行蝕刻，并且使側壁絕緣膜SW3作為蝕刻阻擋膜發揮作用。另外，由于側壁絕緣膜SW1、SW2由氧化硅膜SO1、SO2形成，所以也容易確保側壁絕緣膜SW1、SW2與半導體層SM1、EP1之間的高蝕刻選擇比。

另外，在省略了側壁絕緣膜SW3的形成的情況下，當通過第三階段的蝕刻除去側壁絕緣膜SW1、SW2時，會使絕緣膜IL1(更特定地說是絕緣膜IL1的氮化硅膜SN3)露出。該情況下，能夠使絕緣膜IL1的氮化硅膜SN3作為蝕刻阻擋膜發揮作用。即，并不一定需要形成側壁絕緣膜SW3。此外，襯墊膜SN3的材料也可以使用氮氧化硅膜來取代氮化硅膜。

另外，在絕緣膜GID由與側壁絕緣膜SW1、SW2不同的材料形成的情況下，也能夠在通過蝕刻除去側壁絕緣膜SW1、SW2之后，改變蝕刻條件來選擇性地除去絕緣膜GID。

另外，在除去側壁絕緣膜SW1、SW2時，雖然也存在絕緣膜IL1的絕緣膜SO3的一部分被蝕刻的情況，但由于絕緣膜SO3的厚度較厚，且在絕緣膜SO3下存在氮化硅膜SN3，所以能夠允許上述情況存在。

通過上述三個階段(第一階段、第二階段及第三階段)的蝕刻除去虛擬柵極GED及側壁絕緣膜SW1、SW2，由此，如圖20及圖23所示，形成槽TR。

接著，對步驟S13之后的工序進行說明。

如圖24所示，步驟S13之后，在包括槽TR的底面及側面(側壁)上的SOI襯底SUB的主面(主面整個面)上，形成柵極絕緣膜用的絕緣膜GIa(圖4的步驟S14)。

絕緣膜GIa能夠通過例如ALD(Atomic Layer Deposition：原子層堆積)法或CVD法形成。作為絕緣膜GIa，能夠使用例如氧化鉿膜、氧化鋯膜、氧化鋁膜、氧化鉭膜或氧化鑭膜等金屬氧化物膜。另外，這些金屬氧化物膜也能夠含有氮(N)或硅(Si)中的一方或雙方。該情況下，絕緣膜GIa是介電常數(相對介電常數)比氮化硅膜高的高介電常數膜(所謂的High-k膜)。另外，作為絕緣膜GIa，也能夠使用氧化硅或氮氧化硅膜。但是，在對絕緣膜GIa使用高介電常數膜的情況下，與使用具有相同物理膜厚的氧化硅膜的情況相比，由于能夠使柵極絕緣膜(GI)的氧化硅換算膜厚增加，所以可以獲得能夠減少漏電流的優點。此外，絕緣膜GIa的物理膜厚為2nm～5nm左右。

另外，在對絕緣膜GIa使用高介電常數膜的情況下，在形成絕緣膜GIa之前，也可以作為界面層而形成1nm以下的氧化硅膜。該界面層的物理膜厚與上述金屬氧化物膜(高介電常數膜)的物理膜厚相比形成得較薄。此外，界面層能夠通過熱氧化法而形成在半導體層SM1上。

絕緣膜GIa需要至少形成在從槽TR露出的部分的半導體層SM1、EP1上，但實際上，絕緣膜GIa不僅形成在從槽TR露出的部分的半導體層SM1、EP1上，也形成在從槽TR露出的側壁絕緣膜SW3的內壁上和絕緣膜IL1上。即，在包括槽TR的底部及側壁上的絕緣膜IL1上形成有絕緣膜GIa。

接著，如圖25所示，在SOI襯底SUB的主面上、即在絕緣膜GIa上，形成柵電極用的導電膜(導電體膜)CD(圖4的步驟S15)。該導電膜CD以埋入槽TR內的方式形成在絕緣膜GIa上。

作為導電膜CD，能夠使用例如氮化鈦(TiN)膜、氮化鉭(TaN)膜、氮化鎢(WN)膜、碳化鈦(TiC)膜、碳化鉭(TaC)膜、碳化鎢(WC)膜或氮碳化鉭(TaCN)膜等金屬膜。需要說明的是，此處所說的金屬膜是呈現金屬傳導的導電膜，不僅是單質金屬膜(純金屬膜)或合金膜，還包括呈現金屬傳導的金屬化合物膜(氮化金屬膜或碳化金屬膜等)。在導電膜CD為金屬膜的情況下，能夠使用例如濺射法等形成。在對導電膜CD使用了金屬膜的情況下，由于能夠將之后形成的柵電極GE作為金屬柵電極，所以可以獲得如下優點：能夠抑制柵電極GE的耗盡現象，消除寄生電容。另外，還可以獲得能夠實現MISFET元件的小型化(柵極絕緣膜的薄膜化)的優點。

另外，作為金屬柵電極的變形例，還能夠為上述金屬膜與多晶硅膜(摻雜多晶硅膜)的層疊型的柵電極。該情況下，首先，在槽TR內形成上述金屬膜，之后，以埋入槽TR內的方式形成多晶硅膜，由此能得到層疊型的柵電極。該情況下，導電膜CD由上述金屬膜與其上的多晶硅膜(摻雜多晶硅膜)的層疊膜構成。

另外，作為金屬柵電極的其他變形例，還可以使不同的金屬膜層疊。該情況下，例如，在槽TR內形成第一金屬膜，之后，以埋入槽TR內的方式形成第二金屬膜，由此得到層疊型的柵電極。該情況下，導電膜CD由第一金屬膜與其上的第二金屬膜的層疊膜構成。這時，所層疊的金屬(金屬膜)并不限于兩層，還可以為兩層以上的多層。

接著，如圖26所示，在槽TR內留存導電膜CD，并通過CMP法等除去槽TR的外部的導電膜CD，形成柵電極GE(圖4的步驟S16)。柵電極GE由留存在槽TR內的導電膜CD構成。

在步驟S16中，當通過CMP法對槽TR的外部的導電膜CD進行研磨而將其除去時，也除去槽TR的外部的絕緣膜GIa。即，對導電膜CD及絕緣膜GIa進行研磨直至絕緣膜IL1(的絕緣膜SO3)的上表面露出，從而，除去槽TR的外部的導電膜CD及絕緣膜GIa，并在槽TR內留存導電膜CD及絕緣膜GIa。由此，在槽TR內留存導電膜CD及絕緣膜GIa，留存在槽TR內的導電膜CD成為柵電極GE，留存在槽TR內的絕緣膜GIa成為柵極絕緣膜GI。即，步驟S14～S16是在槽TR內隔著柵極絕緣膜GI而形成柵電極GE的工序。

在柵電極GE與半導體層SM1(的上表面)之間、柵電極GE與半導體層EP1(的傾斜的側面SF1)之間、以及柵電極GE與側壁絕緣膜SW3(的內壁)之間，夾設有柵極絕緣膜GI(絕緣膜GIa)。柵電極GE及柵極絕緣膜GI分別作為MISFET的柵電極及柵極絕緣膜發揮作用。也就是說，在半導體層SM2上隔著柵極絕緣膜GI而形成柵電極GE。

在隔著柵極絕緣膜GI(絕緣膜GIa)位于柵電極GE下方的半導體層SM1中，形成有MISFET的溝道區域。另外，作為MISFET的源極或漏極發揮作用的半導體區域(雜質擴散層)，由設置在半導體層SM2(SM1、EP1)上的n^-型半導體區域EX和與其相比為高雜質濃度的n⁺型半導體區域SD形成，具有LDD(Lightly Doped Drain)構造。

此外，在柵長方向上，柵電極GE的上部長度為48nm左右，柵電極GE的下部長度(溝道區域的長度)為28nm左右。即，將柵長方向上的柵電極GE的最小長度作為實際溝道區域而利用。

由此，形成n溝道型的MISFET。

在本實施方式中，通過步驟S13將形成在虛擬柵極GED的側壁上且位于半導體層EP1上的側壁絕緣膜SW2與虛擬柵極GED一同除去，并在除去后的區域(槽TR)內形成有柵電極GE。因此，不僅能夠在虛擬柵極GED曾存在的區域內形成柵電極GE，還能夠在側壁絕緣膜SW2曾存在的區域內形成柵電極GE。由此，能夠使柵電極GE的柵長方向上的尺寸大于虛擬柵極GED的尺寸，柵電極GE的一部分(柵長方向上的兩端部側)位于半導體層EP1上、即搭在半導體層EP1上。因此，柵電極GE的柵長方向上的端部位于半導體層EP1上。而且，n^-型半導體區域EX的至少一部分位于柵電極GE的正下方。

接著，如圖27所示，在SOI襯底SUB的主面整個面上，即在埋入有柵電極GE的絕緣膜IL1上，形成絕緣膜(層間絕緣膜)IL2。作為絕緣膜IL2，能夠使用氧化硅類的絕緣膜。絕緣膜IL2以覆蓋柵電極GE的上表面的方式形成在絕緣膜IL1上。

在絕緣膜IL2形成之后，也能夠通過CMP法對絕緣膜IL2的表面(上表面)進行研磨等，來提高絕緣膜IL2的上表面的平坦性。

接著，如圖28所示，將形成在絕緣膜IL2上的光致抗蝕圖案(未圖示)用作蝕刻掩膜，通過對絕緣膜IL2及絕緣膜IL1進行干式蝕刻，在絕緣膜IL1、IL2上形成接觸孔(貫穿孔、孔)CNT。接觸孔CNT以貫穿由絕緣膜IL1及絕緣膜IL2構成的層疊膜(層疊絕緣膜)的方式形成。

對于形成接觸孔CNT，首先，在與氮化硅膜SN3相比絕緣膜SO3及絕緣膜IL2容易被蝕刻的條件下，進行絕緣膜IL2及絕緣膜SO3的干式蝕刻，使氮化硅膜SN3作為蝕刻阻擋膜發揮作用，由此，在絕緣膜IL2及絕緣膜SO3上形成接觸孔CNT。然后，在與絕緣膜IL2及絕緣膜SO3相比氮化硅膜SN3容易被蝕刻的條件下，對接觸孔CNT的底部的氮化硅膜SN3進行干式蝕刻并將其除去，由此，形成作為貫穿孔的接觸孔CNT。

接觸孔CNT形成在例如n⁺型半導體區域SD的上部、或柵電極GE的上部等。在形成于n⁺型半導體區域SD上部的接觸孔CNT的底部，n⁺型半導體區域SD上的金屬硅化物層SIL露出。通過在接觸孔CNT形成時使氮化硅膜SN3作為蝕刻阻擋膜發揮作用，能夠抑制或防止接觸孔CNT的過深和半導體層SM2的損壞。

接著，在接觸孔CNT內，作為連接用的導電體部，形成(埋入)由鎢(W)等構成的導電性的插塞PG。插塞PG能夠如下所述地形成。

即，首先，在包括接觸孔CNT內部(底部及側壁上)的絕緣膜IL2上，通過濺射法或等離子體CVD法等形成阻隔導體膜BR1(例如鈦膜、氮化鈦膜、或它們的層疊膜)。然后，通過CVD法等以填埋接觸孔CNT的方式在阻隔導體膜BR1上形成由鎢膜等構成的主導體膜MC1。之后，通過CMP法或回蝕法等除去接觸孔CNT的外部(絕緣膜IL2上)的無用的主導體膜MC1及阻隔導體膜BR1。由此，絕緣膜IL2的上表面露出，通過埋入并留存在絕緣膜IL1、IL2的接觸孔CNT內的阻隔導體膜BR1及主導體膜MC1，形成插塞PG。形成于n⁺型半導體區域SD上部的插塞PG在其底部與n⁺型半導體區域SD的表面上的金屬硅化物層SIL相接觸并電連接。另外，雖未圖示，在插塞PG形成于柵電極GE上部的情況下，該插塞PG在其底部與柵電極GE相接觸并電連接。

接著，如圖29所示，在埋入有插塞PG的絕緣膜IL2上，形成布線形成用的絕緣膜IL3。絕緣膜IL3能夠為單體膜(單體絕緣膜)或層疊膜(層疊絕緣膜)。

接著，通過單鑲嵌法形成第一層布線。首先，通過將光致抗蝕圖案(未圖示)作為掩膜的干式蝕刻在絕緣膜IL3的規定區域內形成布線槽WT之后，在SOI襯底SUB的主面上(即包括布線槽WT的底部及側壁上的絕緣膜IL3上)形成阻隔導體膜(阻隔金屬膜)。阻隔導體膜能夠使用例如氮化鈦膜、鉭膜或氮化鉭膜等。接著，通過CVD法或濺射法等在阻隔導體膜上形成銅的薄片層，而且使用電鍍法等在薄片層上形成鍍銅膜(主導體膜)。通過鍍銅膜埋入布線槽WT的內部。然后，通過CMP法除去布線槽WT以外的區域的鍍銅膜、薄片層及阻隔金屬膜，形成以銅為主導電材料的第一層布線M1。此外，為了簡化附圖，在圖29中，一體化地表示構成布線M1的鍍銅膜、薄片層及阻隔金屬膜。布線M1與插塞PG連接，經由插塞PG與n⁺型半導體區域SD或柵電極GE等電連接。

之后，通過雙鑲嵌法形成第二層及以后的布線，但在此省略圖示及其說明。另外，布線M1和第二層及以后的布線并不限定于鑲嵌布線，也能夠使布線用的導電體膜圖案化而形成，還能夠為例如鎢布線或鋁布線等。

另外，在本實施方式中，作為MISFET，對形成n溝道型的MISFET的情況進行了說明，但也能夠使導電型相反而形成p溝道型的MISFET。另外，還能在同一SOI襯底SUB上形成n溝道型的MISFET和p溝道型的MISFET雙方。這對于以下實施方式2～4也是同樣的。

<關于研究例>

在使用SOI襯底制造半導體器件的情況下，在SOI襯底的半導體層上，使源極-漏極用的硅層外延生長。由此，例如，能夠使源極-漏極擴散層的深度較淺并實現電阻降低，另外，能夠確保在自對準硅化物工藝中適于形成金屬硅化物層的硅膜厚。對這種半導體器件進行了研究。

圖30及圖31是第1研究例的半導體器件的主要部分剖視圖。圖30與本實施方式的上述圖1對應，圖31與本實施方式的上述圖2對應。

對于圖30及圖31所示的第1研究例的半導體器件來說，至上述步驟S10(金屬硅化物層SIL形成工序)為止進行與本實施方式相同的工序，但以后的工序不同。即，在制造第1研究例的半導體器件的情況下，在進行至步驟S10(金屬硅化物層SIL形成工序)的工序而得到上述圖17的構造之后，在SOI襯底SUB的主面(主面整個面)上，形成由相當于上述氮化硅膜SN3的氮化硅膜SN103與相當于上述絕緣膜SO3的氧化硅膜SO103的層疊膜構成的層間絕緣膜IL101。然后，通過CMP法使層間絕緣膜IL101的上表面平坦化，但這時，與本實施方式不同地，不使上述虛擬柵極GED露出。之后，不進行上述步驟S13～S16地在層間絕緣膜IL101上形成相當于上述接觸孔CNT的接觸孔(未圖示)，并在該接觸孔內形成相當于上述插塞PG的插塞(未圖示)，進一步地，形成與上述絕緣膜IL3和上述布線M1相當的部分(未圖示)。

由此，圖30及圖31所示的第1研究例的半導體器件不除去上述絕緣膜GID、上述多晶硅膜PL1和上述氮化硅膜SN1而是將其留存，并分別設為柵極絕緣膜GI101、柵電極GE101和氮化硅膜SN101。也就是說，在上述步驟S2中形成柵極絕緣膜GI101、柵電極GE101與氮化硅膜SN101的層疊構造體，并使其一直留存在制造后的半導體器件中，這與第1研究例的半導體器件對應。

圖32及圖33是第2研究例的半導體器件的制造工序中的主要部分剖視圖。圖34及圖35是第2研究例的半導體器件的主要部分剖視圖，圖34與本實施方式的上述圖1對應，圖35與本實施方式的上述圖2對應。

在制造第2研究例的半導體器件的情況下，至上述步驟S12(絕緣膜IL1的CMP工序)為止進行與本實施方式相同的工序，但以后的工序不同。即，在制造第2研究例的半導體器件的情況下，在進行至步驟S12(絕緣膜IL1的CMP工序)的工序而得到上述圖19的結構之后，如圖32所示，通過蝕刻除去上述虛擬柵極GED的氮化硅膜SN1及多晶硅膜PL1，但并不除去絕緣膜GID及側壁絕緣膜SW1、SW2、SW3而是使其留存。然后，以填埋通過除去氮化硅膜SN1及多晶硅膜PL1而形成的槽TR101內的方式，在絕緣膜IL1上形成導電膜，之后通過CMP法除去槽TR101的外部的導電膜，由此，在槽TR101內形成柵電極GE102。留存在柵電極GE102下方的絕緣膜GID成為柵極絕緣膜GI102。之后，與本實施方式相同地，形成上述絕緣膜IL2，形成上述接觸孔CNT，形成上述插塞PG，形成上述絕緣膜IL3，并形成上述布線M1，但在此省略其圖示。

在圖30及圖31所示的第1研究例的半導體器件中，在柵電極GE101形成之后再形成作為外延層的半導體層EP1，因此，柵電極GE101的端部(柵長方向上的兩端部)并不搭在源極-漏極用的外延層即半導體層EP1上。

另外，在圖34及圖35所示的第2研究例的半導體器件中，通過蝕刻除去虛擬柵極GED的氮化硅膜SN1及多晶硅膜PL1，并在那里形成柵電極GE102。但是，在第2研究例的半導體器件中，由于使側壁絕緣膜SW1、SW2、SW3(尤其是側壁絕緣膜SW2)留存，所以柵電極GE102的端部(柵長方向上的兩端部)并不搭在源極-漏極用的外延層即半導體層EP1上。

如圖30及圖31所示的第1研究例的半導體器件和圖34及圖35所示的第2研究例的半導體器件那樣，在柵電極GE101、GE102的端部(柵長方向上的兩端部)不搭在半導體器件EP1上的構造中，存在如下課題。

作為第一課題，在具有MISFET的半導體器件中，若源極或漏極用的半導體區域與溝道區域之間具有寄生電阻，則可能導致特性(電特性)劣化。例如，若源極或漏極用的半導體區域與溝道區域之間的寄生電阻較大，則導通電阻增大而導通電流降低，因此，MISFET的電特性降低。另外，由于源極或漏極用的半導體區域與溝道區域之間的寄生電阻的值具有偏差，所以也有各MISFET的特性偏差增大的擔憂。以下，“寄生電阻”是指源極或漏極用的半導體區域與溝道區域之間的寄生電阻。此外，源極或漏極用的半導體區域對應于n^-型半導體區域EX與n⁺型半導體區域SD的組合。

為了抑制源極或漏極用的半導體區域與溝道區域之間的寄生電阻，使柵電極的端部(柵長方向上的兩端部)與源極或漏極用的半導體區域重疊(Overlap)會很有效。

但是，在圖30及圖31所示的第1研究例的半導體器件和圖34及圖35所示的第2研究例的半導體器件中，由于柵電極GE101、GE102的端部(柵長方向上的兩端部)并未搭在源極-漏極用的外延層即半導體層EP1上，所以難以使柵電極GE101、GE102與源極或漏極用的半導體區域重疊，寄生電阻容易變大。

另外，即使在考慮單純地使源極-漏極用的半導體區域擴散至柵電極GE101、GE102的下方的情況下，由于柵極長度已因精細化而變得相當短，所以若使源極或漏極用的半導體區域過度擴散，則會容易發生穿通(Punch-through)。

而且，在第2研究例中，作為槽TR101內的柵極絕緣膜，在形成有本申請圖24所示那樣的絕緣膜GIa的情況下，由于柵極絕緣膜GI(GIa)的厚度也會增加，所以更加難以使柵電極GE102與源極或漏極用的半導體區域重疊。

另外，作為第二課題，在使用了SOI襯底的情況下，即使柵電極的端部(柵長方向上的兩端部)與源極或漏極用的半導體區域重疊，但若該重疊部處的半導體層的厚度較薄，則寄生電阻也會變大。

在第1研究例的半導體器件和第2研究例的半導體器件中，假定能夠使源極或漏極用的半導體區域擴散至柵電極GE101、GE102的下方，并使柵電極GE101、GE102與源極或漏極用的半導體區域重疊。但是，即使在該情況下，由于柵電極GE101、GE102并未搭在半導體層EP1上，所以重疊部處的半導體層的厚度也會與半導體層SM1的厚度相同，因此，對于抑制寄生電阻作用有限。SOI襯底的半導體層(相當于半導體層SM1的半導體層)的厚度較薄。由此，與使用塊體狀態(bulk state)的半導體襯底的情況相比，在使用SOI襯底的情況下，難以使源極或漏極用的半導體區域與柵電極的重疊部處的半導體層的厚度增加，寄生電阻容易變大。

因此，在第1研究例的半導體器件和第2研究例的半導體器件中，源極或漏極用的半導體區域與溝道區域之間的寄生電阻變大，可能導致電特性劣化。

此外，所謂柵電極與源極或漏極用的半導體區域重疊，對應于柵電極與源極或漏極用的半導體區域的一部分在厚度方向(相對于襯底的主面大致垂直的方向)上重疊。該情況下，源極或漏極用的半導體區域的一部分位于柵電極的正下方。

另外，作為第三課題，在第2研究例中作為槽TR101內的柵極絕緣膜，在形成有本申請圖24所示那樣的絕緣膜GIa的情況下，槽TR101的底面與側面大致垂直。因此，若以CVD法或ALD法來形成絕緣膜GIa，則在槽TR101的角部容易使絕緣膜GIa的膜厚形成得較薄。如此，在柵電極GE102的端部，由于絕緣膜GIa的膜厚較薄，所以容易發生電場集中而導致MISFET的耐壓降低。

另外，作為第四課題，在柵電極GE102的柵極長度因精細化而變短的情況下，在第2研究例中難以將柵電極GE102完全埋入槽TR101內。即，若槽TR101的口徑變小，則自然地橫縱(aspect)比變得嚴峻(大)，因此，成為柵電極GE102的導電膜無法完全埋入槽TR101內，可能產生空缺。由此，MISFET的可靠性降低。尤其是，在作為槽TR101內的柵極絕緣膜而通過CVD法或ALD法形成絕緣膜GIa的情況下，由于在槽TR101的側面上也形成有絕緣膜GIa，所以與其膜厚相應地，槽TR101的口徑減小。因此，柵電極GE102的埋入變得更為嚴峻。

本實施方式及其他實施方式是基于以上多個課題而研究提出的。即，上述第一及第二課題是使半導體器件的性能提高。另外，上述第三及第四課題是使半導體器件的可靠性提高。

<關于本實施方式的主要特征>

對于上述多個課題，在本實施方式中，在源極-漏極用的外延層即半導體層EP1上搭有柵電極GE的端部(柵長方向上的兩端部)。即，柵電極GE的柵長方向上的端部位于源極-漏極用的外延層即半導體層EP1上。換言之，在MISFET(將柵電極GE作為柵電極的MISFET)的柵長方向上，柵電極GE的端部位于源極-漏極用的外延層即半導體層EP1上。此外，柵電極GE的柵長方向上的端部(即柵長方向上的柵電極GE的端部)在圖1中標注附圖標記EG而表示為端部EG。

因此，能夠使柵電極GE可靠地與源極或漏極用的半導體區域(n^-型半導體區域EX與n⁺型半導體區域SD的組合)重疊，通過該重疊，能夠抑制源極或漏極用的半導體區域與溝道區域之間的寄生電阻。即，由于n^-型半導體區域EX的至少一部分位于柵電極GE的正下方，所以能夠抑制寄生電阻。因此，能夠解決上述第一課題。

另外，半導體層EP1形成在半導體層SM1的上表面上，半導體層EP1的上表面處于比柵電極GE的正下方的半導體層SM1的上表面高的位置。而且，柵電極GE的柵長方向上的端部位于源極-漏極用的外延層即半導體層EP1上。如上所述，柵電極GE的正下方的半導體層SM1的上表面對應于與柵電極GE下方的柵極絕緣膜GI相接觸的部分的半導體層SM1的表面(上表面)。

因此，在本實施方式中，源極或漏極用的半導體區域(n^-型半導體區域EX與n⁺型半導體區域SD的組合)與柵電極GE的重疊部處的半導體層(SM2)的厚度與半導體層SM1的厚度相比，能夠進一步增加與該重疊部中的半導體層EP1的厚度相應的量。因此，在本實施方式中，能夠增加源極或漏極用的半導體區域與柵電極GE的重疊部處的半導體層(SM2)的厚度，能夠抑制寄生電阻。因此，能夠解決上述第二課題。

由此，在本實施方式中，由于能夠抑制源極或漏極用的半導體區域與溝道區域之間的寄生電阻，所以能夠使具備MISFET的半導體器件的特性(電特性)提高。例如，通過抑制源極或漏極用的半導體區域與溝道區域之間的寄生電阻，能夠使導通電阻降低而使導通電流增大。因此，能夠使MISFET的電特性提高。另外，由于能夠抑制源極或漏極用的半導體區域與溝道區域之間的寄生電阻，所以也能夠抑制因寄生電阻的值的偏差而導致的各MISFET的特性偏差。由此，能夠使半導體器件的性能提高。

另外，在使用了SOI襯底的情況下，由于在SOI襯底的薄半導體層上形成柵電極，所以與使用塊體狀態的半導體襯底的情況相比，難以使源極或漏極用的半導體區域與柵電極的重疊部處的半導體層的厚度變厚。與之相對，在本實施方式中，柵電極GE的柵長方向上的端部位于半導體層EP1上(即柵電極GE的端部搭在半導體層EP1上)。因此，即使不使SOI襯底SUB的半導體層SM1的厚度變厚，也能夠使源極或漏極用的半導體區域與柵電極GE的重疊部處的半導體層(SM2)的厚度增加與搭有柵電極GE的部分處的半導體層EP1的厚度相應的量，能夠抑制寄生電阻。由此，能夠提高使用SOI襯底制造的半導體器件的性能。

另外，n^-型半導體區域EX及n⁺型半導體區域SD形成在半導體層SM1、EP1中。即，在厚度方向(與SOI襯底SUB的主面大致垂直的方向)上觀察，n^-型半導體區域EX及n⁺型半導體區域SD形成在從半導體層EP1到半導體層SM1的范圍內。也就是說，源極或漏極用的半導體區域(n^-型半導體區域EX與n⁺型半導體區域SD的組合)形成在半導體層EP1及其下方的半導體層SM1中。因此，當柵電極GE的柵長方向上的端部位于半導體層EP1上時，在柵電極GE的柵長方向上的端部下方存在n^-型半導體區域EX(也可以是n⁺型半導體區域SD)。因此，能夠使源極或漏極用的半導體區域與柵電極GE可靠地重疊。

另外，如圖24等所示，柵極絕緣膜用的絕緣膜GIa(即柵極絕緣膜GI)沿著半導體層EP1的形狀而形成。在本實施方式中，半導體層EP1具有傾斜部(傾斜的側面SF1)，柵極絕緣膜GI(絕緣膜GIa)和柵電極GE沿著傾斜部(傾斜的側面SF1)而形成。因此，在槽TR內，容易使柵極絕緣膜GI(絕緣膜GIa)的膜厚均勻地形成。因此，能夠消除上述第三課題所述的MISFET耐壓降低的不良。

另外，如圖22及圖23所示，能夠使槽TR的口徑大于虛擬柵極GED的長度。因此，如圖25所示，由于可以確保縱橫比(能夠縮小槽TR的縱橫比)，所以即使在槽TR內堆積成為柵電極GE的導電膜CD的情況下，也難以產生空缺。因此，能夠消除上述第四課題所述的不良。這在持續精細化而設計柵極長度為30nm以下的MISFET的情況下尤其有效。

而且，在上述第1及第2研究例中柵電極的上部與下部的長度大致相同，但本實施方式的MISFET由于柵電極GE的上部長度(與柵電極GE的下部長度相比)較長，所以能夠使柵電極GE整體的體積增加，因此，能夠實現柵電極GE的低電阻化。

<實施方式1的變形例>

圖36及圖37是本實施方式的變形例的半導體器件的主要部分剖視圖，圖36與上述圖1對應，圖37與上述圖2對應。圖38是圖36及圖37所示的變形例的半導體器件的制造工序中的主要部分剖視圖。圖38與上述圖9對應，表示進行了步驟S4(半導體層EP1的外延生長工序)的階段。

圖36及圖37所示的變形例的半導體器件是在上述步驟S4中使半導體層EP1外延生長時，如圖38所示，以使半導體層EP1的側面SF1a不具有錐度的方式使半導體層EP1外延生長的情況下制造的半導體器件。即，在變形例的情況下，如圖38所示，以使半導體層EP1的側面SF1a相對于SOI襯底SUB的主面(即半導體層SM1的主面)大致垂直的方式，使半導體層EP1外延生長。半導體層EP1的側面有無錐度，能夠通過調整半導體層EP1的成膜用氣體的組成和/或成膜溫度等來控制。

在圖36及圖37所示的變形例的半導體器件中，柵電極GE的端部(柵長方向上的兩端部)也搭在源極-漏極用外延層即半導體層EP1上。即，柵電極GE的柵長方向上的端部位于源極-漏極用的外延層即半導體層EP1上。換言之，在MISFET(將柵電極GE作為柵電極的MISFET)的柵長方向上，柵電極GE的端部位于源極-漏極用的外延層即半導體層EP1上。而且，半導體層EP1形成在半導體層SM1的上表面上，半導體層EP1的上表面處于比柵電極GE的正下方的半導體層SM1的上表面高的位置。因此，如上所述，能夠抑制源極或漏極用的半導體區域與溝道區域之間的寄生電阻。即，能夠解決上述第一及第二課題。

但是，與圖36及圖37所示的變形例的半導體器件相比，在上述圖1及圖2中，本實施方式的半導體器件具有如下優點。

即，在上述圖1及圖2所示的本實施方式的半導體器件中，雖然柵電極GE的柵長方向上的端部位于半導體層EP1上，但半導體層EP1的側面SF1傾斜，而柵電極GE的柵長方向上的端部位于該半導體層EP1的傾斜的側面SF1上。換言之，在MISFET(將柵電極GE作為柵電極的MISFET)的柵長方向上，半導體層EP1的側面(柵電極GE側的側面)SF1傾斜，且在MISFET(將柵電極GE作為柵電極的MISFET)的柵長方向上，柵電極GE的端部位于半導體層EP1的傾斜的側面SF1上。即，柵電極GE的端部(柵長方向上的端部)搭在半導體層EP1的傾斜的側面SF1上。

在圖36及圖37所示的變形例的半導體器件的情況下，由于圖36所示的、柵電極GE的與半導體層SM1、EP1相對的角部EG1、EG2大致為直角，所以具有在該角部EG1、EG2處發生電場集中而導致柵極漏電的擔憂。與之相對，上述圖1及圖2所示的本實施方式的半導體器件通過使半導體層EP1的側面SF1傾斜，使圖1所示的、柵電極GE的與半導體層SM1、EP1相對的角部EG3、EG4成為鈍角，因此，能夠緩解該角部EG3、EG4處的電場集中。因此，與圖36及圖37所示的變形例的半導體器件相比，上述圖1及圖2所示的本實施方式的半導體器件能夠抑制柵漏電流(柵極絕緣膜GI泄漏的電流)。

另外，在步驟S14、S15中形成絕緣膜GIa及導電膜CD時，與從槽TR露出的半導體層EP1的側面為垂直的側面SF1a的情況(與圖36及圖37的變形例的情況對應)相比，從槽TR露出的半導體層EP1的側面為傾斜的側面SF1的情況(與圖1及圖2的本實施方式的情況對應)下更容易在槽TR內形成絕緣膜GIa及導電膜CD。因此，與圖36及圖37所示的變形例的半導體器件相比，上述圖1及圖2所示的本實施方式的半導體器件能夠更容易且確切地形成柵電極GE及柵極絕緣膜GI。

因此，更優選的是，半導體層EP1的側面SF1傾斜，且柵電極GE的柵長方向上的端部位于該半導體層EP1的傾斜的側面SF1上。即，更優選柵電極GE的端部(柵長方向上的端部)搭在半導體層EP1的傾斜的側面SF1上。即，雖然對于上述第四課題具有同等效果，但對于上述第三課題，圖1及圖2所示的本實施方式的半導體器件(與圖36及圖37所示的變形例的半導體器件相比)更優異。

另外，在本實施方式中，柵電極GE的柵長方向上的端部位于半導體層EP1上。即，柵電極GE的端部(柵長方向上的兩端部)搭在半導體層EP1上。為了得到這種構造，作為制造工序而采用如下工序。

即，在本實施方式中，在步驟S2中形成虛擬柵極GED之后，在步驟S4中形成源極-漏極用的外延層即半導體層EP1，然后，在步驟S6中在虛擬柵極GED的側壁上形成側壁絕緣膜SW2。即，在步驟S11中以覆蓋虛擬柵極GED的方式形成絕緣膜IL1之后，在步驟S12中除去絕緣膜IL1的一部分并使虛擬柵極GED的上表面露出。然后，在步驟S13中除去虛擬柵極及側壁絕緣膜SW2而形成槽TR之后，在步驟S14～S16中在槽TR內隔著柵極絕緣膜GI而形成柵電極GE。

在此，尤其重要的是：在形成了源極-漏極用的外延層即半導體層EP1之后，在虛擬柵極GED的側壁上形成側壁絕緣膜SW2；以及，在步驟S13中不僅除去虛擬柵極GED，也除去側壁絕緣膜SW2，然后在通過除去虛擬柵極GED及側壁絕緣膜SW2而形成的槽TR內形成柵電極GE。與本實施方式不同，如上述第2研究例(圖32～圖35)那樣，在步驟S13中除去虛擬柵極GED但沒有除去側壁絕緣膜SW2而是將其留存，該情況下，柵電極GE102的端部(柵長方向上的兩端部)并未搭在半導體層EP1上。

也就是說，通過在步驟S13中將形成在虛擬柵極GED的側壁上的側壁絕緣膜SW2與虛擬柵極GED一同除去，能夠使之后形成的柵電極GE的柵長方向上的尺寸大于虛擬柵極GED的尺寸。而且，由于在形成半導體層EP1之后形成側壁絕緣膜SW2，所以側壁絕緣膜SW2形成在半導體層EP1上，若在步驟S13中將側壁絕緣膜SW2與虛擬柵極GED一同除去之后形成柵電極GE，則柵電極GE也會占據至除去之前側壁絕緣膜SW2所存在的區域。因此，柵電極GE的一部分位于半導體層EP1上，即搭在半導體層EP1上。

在虛擬柵極GED的側壁上形成有側壁絕緣膜SW1、SW2、SW3的情況下，在步驟S13中，除去在半導體層EP1形成前形成的側壁絕緣膜SW1，但并不除去在半導體層EP1形成后形成的側壁絕緣膜SW2、SW3而是將其留存，該情況下，柵電極GE的端部(柵長方向上的兩端部)不搭在半導體層EP1上。因此，在虛擬柵極GED的側壁上形成有側壁絕緣膜SW1、SW2、SW3的情況下，在步驟S13中，不僅需要除去在半導體層EP1形成前形成的側壁絕緣膜SW1，也需要除去在半導體層EP1形成后形成的側壁絕緣膜SW2、或者通過蝕刻使側壁絕緣膜SW2的厚度變薄。也就是說，通過在步驟S13中將在半導體層EP1形成后形成在虛擬柵極GED的側壁上的側壁絕緣膜SW2與虛擬柵極GED一同除去(或者使側壁絕緣膜SW2厚度變薄)，能夠得到柵電極GE的端部(柵長方向上的兩端部)搭在半導體層EP1上的構造。

另外，在本實施方式中，能夠抑制光刻工序的使用并自對準地形成柵電極GE搭在半導體層EP1上的構造。因此，能夠防止因光致抗蝕圖案的錯位而造成的不良。另外，能夠實現半導體元件的小型化。因此，能夠使半導體器件小型化。

另外，在本實施方式中，使用了在除去虛擬柵極GED之后形成柵極絕緣膜GI及柵電極GE的、所謂后柵極工藝。因此，作為柵電極GE及柵極絕緣膜GI，容易適用金屬柵電極及高介電常數柵極絕緣膜。另外，能夠使用后柵極工藝來抑制制造工序數的增加，并自對準地形成柵電極GE搭在半導體層EP1上的構造。

(實施方式2)

本實施方式2對應于上述實施方式1的半導體器件的制造工序的變形例。圖39～圖45是本實施方式2的半導體器件的制造工序的主要部分剖視圖。

在上述實施方式1中，對側壁絕緣膜SW1、SW2由氧化硅形成、且側壁絕緣膜SW3由氮化硅形成的情況進行了說明，但在本實施方式2中，對側壁絕緣膜SW1、SW2、SW3由氮化硅形成的情況進行說明。

在本實施方式2中，在上述步驟S3中，使用氮化硅膜來取代上述氧化硅膜SO1，由此，代替由氧化硅構成的上述側壁絕緣膜SW1而形成由氮化硅構成的側壁絕緣膜SW1a。側壁絕緣膜SW1a除了是由氮化硅構成而不是由氧化硅構成之外，與上述側壁絕緣膜SW1基本相同。即，將由氮化硅形成的情況下的側壁絕緣膜SW1稱為側壁絕緣膜SW1a。

另外，在本實施方式2中，在上述步驟S6中，使用氮化硅膜來取代上述氧化硅膜SO2，由此，代替由氧化硅構成的上述側壁絕緣膜SW2而形成由氮化硅構成的側壁絕緣膜SW2a。側壁絕緣膜SW2a除了是由氮化硅構成而不是由氧化硅構成之外，與上述側壁絕緣膜SW2基本相同。即，將由氮化硅形成的情況下的側壁絕緣膜SW2稱為側壁絕緣膜SW2a。

另外，在本實施方式2中，在上述步驟S9中，也與上述實施方式1相同地，形成由氮化硅構成的側壁絕緣膜SW3。

除此之外，通過與上述實施方式1相同地進行至上述步驟S12的CMP工序，得到與上述圖19對應的圖39的構造。

在圖39的階段，與上述實施方式1的上述圖19的階段不同之處為，將由氧化硅構成的側壁絕緣膜SW1、SW2替換為由氮化硅構成的側壁絕緣膜SW1a、SW2a，除此之外基本相同。

在與上述實施方式1相同地進行至上述步驟S12的CMP工序而得到圖39的構造之后，在本實施方式2中，也通過上述步驟S13的蝕刻，除去虛擬柵極GED及側壁絕緣膜SW1、SW2。關于該步驟S13的蝕刻條件，由于將由氧化硅構成的側壁絕緣膜SW1、SW2替換為由氮化硅構成的側壁絕緣膜SW1a、SW2a，所以與上述實施方式1所說明的內容有一部分不同。以下，對本實施方式2的情況下的步驟S13進行具體說明。

首先，作為步驟S13的蝕刻的第一階段，如圖40所示，除去虛擬柵極GED的氮化硅膜SN1，該第一階段的蝕刻在本實施方式2中也與上述實施方式1相同。通過第一階段的蝕刻，除去氮化硅膜SN1，并使多晶硅膜PL1露出。

然后，作為步驟S13的蝕刻的第二階段，如圖41所示，除去虛擬柵極GED的多晶硅膜PL1，該第二階段的蝕刻在本實施方式2中也與上述實施方式1相同。通過第二階段的蝕刻，除去多晶硅膜PL1，并使側壁絕緣膜SW1及絕緣膜GID露出。

步驟S13的蝕刻的第三階段以后與上述實施方式1的情況不同。即，在通過第二階段的蝕刻除去多晶硅膜PL1之后，在本實施方式2中，如圖42所示，通過第三階段的蝕刻，除去絕緣膜GID。該第三階段的蝕刻優選在絕緣膜GID(氧化硅)的蝕刻速度與側壁絕緣膜SW1a、SW2a(氮化硅)及半導體層SM1、EP1(硅)的蝕刻速度相比較快的蝕刻條件下，選擇性地對絕緣膜GID進行蝕刻。由此，能夠抑制或防止在第三階段的蝕刻中半導體層SM1、EP1被蝕刻。

在使絕緣膜GID由與側壁絕緣膜SW1a、SW2a不同的材料膜(具體為氧化硅膜等)形成的情況下，能夠通過該第三階段的蝕刻除去絕緣膜GID。另一方面，在使絕緣膜GID由與側壁絕緣膜SW1a、SW2a相同的材料(具體為氮化硅膜)形成的情況下，只要不進行該第三階段的蝕刻而是進行接下來的第四階段的蝕刻即可，通過第四階段的蝕刻也會除去絕緣膜GID。

另外，在本實施方式2中，也能夠在接下來要說明的第四階段的蝕刻(除去側壁絕緣膜SW1a、SW2a的蝕刻)之后進行該第三階段的蝕刻(除去絕緣膜GID的蝕刻)。

接著，作為步驟S13的蝕刻的第四階段，如圖43所示，除去由氮化硅構成的側壁絕緣膜SW1a、SW2a。該第四階段的蝕刻在側壁絕緣膜SW1a、SW2a(氮化硅)的蝕刻速度與半導體層SM1、EP1的蝕刻速度相比較快的蝕刻條件下進行。由此，能夠抑制或防止在第四階段的蝕刻中半導體層SM1、EP1被蝕刻。另外，由于側壁絕緣膜SW1a、SW2a、SW3由氮化硅形成，所以容易確保側壁絕緣膜SW1a、SW2a、SW3與半導體層SM1、EP1之間的高蝕刻選擇比。

在第四階段的蝕刻中，不僅側壁絕緣膜SW1a、SW2a由氮化硅形成，側壁絕緣膜SW3也由氮化硅形成。因此，在第四階段的蝕刻中，控制蝕刻時間，以通過蝕刻除去側壁絕緣膜SW1a、SW2a并留存側壁絕緣膜SW3。即，在第四階段的蝕刻中，設定為僅能夠將側壁絕緣膜SW1a與側壁絕緣膜SW2a的合計厚度恰好蝕刻的蝕刻時間，由此，能夠通過蝕刻除去側壁絕緣膜SW1a、SW2a，并留存側壁絕緣膜SW3。

此外，在步驟S13的蝕刻的第四階段蝕刻中，需要將側壁絕緣膜SW1a全部(整體厚度)除去。

另外，在步驟S13的蝕刻的第四階段蝕刻中，期望將側壁絕緣膜SW1a全部(整體厚度)除去。但是，也能夠允許側壁絕緣膜SW2a的一部分以層狀留存于側壁絕緣膜SW3的內壁上的情況，在該情況下，需要使留存于側壁絕緣膜SW3的內壁上的側壁絕緣膜SW2a的厚度與第四階段蝕刻前的狀態下的側壁絕緣膜SW2a的厚度相比較薄。

另外，在步驟S13的蝕刻的第四階段蝕刻中，期望側壁絕緣膜SW3幾乎整體(整體厚度)都留存下來，但也能夠允許側壁絕緣膜SW3略微受到蝕刻(側壁絕緣膜SW3的厚度的一部分被蝕刻)而側壁絕緣膜SW3的一部分以層狀留存的情況。因此，側壁絕緣膜SW3的厚度可以與第四階段蝕刻前的狀態下的側壁絕緣膜SW3的厚度相比較薄，但在側壁絕緣膜SW3的至少一部分以層狀留存的階段，結束步驟S13的蝕刻的第四階段蝕刻。

即，雖然側壁絕緣膜SW1a、側壁絕緣膜SW2a和側壁絕緣膜SW3由氮化硅形成，但在步驟S13的蝕刻的第四階段蝕刻中，設定蝕刻時間，以使蝕刻厚度與側壁絕緣膜SW1a的厚度相比較厚、且蝕刻厚度與側壁絕緣膜SW1a、側壁絕緣膜SW2a和側壁絕緣膜SW3的合計厚度相比較薄。也就是說，在步驟S13的蝕刻的第四階段蝕刻中，設定蝕刻時間，以在除去側壁絕緣膜SW1a而使側壁絕緣膜SW2a露出之后繼續蝕刻，并且在側壁絕緣膜SW3的整體厚度被蝕刻之前的階段停止蝕刻。換言之，步驟S13的蝕刻的第四階段蝕刻的終點設定在從蝕刻進行至側壁絕緣膜SW2a的厚度中途的階段開始、到蝕刻進行至側壁絕緣膜SW3的厚度中途的階段之間。

另外，在省略了側壁絕緣膜SW3的形成的情況下，在步驟S13的第四階段的蝕刻中，在除去側壁絕緣膜SW1a、SW2a并使絕緣膜IL1(更特定地說是絕緣膜IL1的氮化硅膜SN3)露出的階段使蝕刻結束即可。

通過步驟S13的上述四個階段(第一階段、第二階段、第三階段及第四階段)的蝕刻來除去虛擬柵極GED、絕緣膜GID及側壁絕緣膜SW1a、SW2a，由此，如圖43所示，形成上述槽TR。

以后的工序與上述實施方式1大致相同。即，在上述步驟S14中形成柵極絕緣膜用的上述絕緣膜GIa，在上述步驟S15中形成柵電極用的上述導電膜CD，在上述步驟S16中通過CMP法等除去槽TR的外部的導電膜CD及絕緣膜GIa，由此，如圖44所示，在槽TR內隔著柵極絕緣膜GI而形成柵電極GE。然后，如圖45所示，與上述實施方式1相同地，形成上述絕緣膜IL2，形成上述接觸孔CNT，在接觸孔CNT內形成上述插塞PG，形成上述絕緣膜IL3，并形成上述布線M1。

這樣，在本實施方式2中，也能夠制造與上述實施方式1大致相同的半導體器件。即，能夠解決上述第一至四課題。

在上述實施方式1中，通過將側壁絕緣膜SW1、SW2設為氧化硅膜，能夠將側壁絕緣膜SW3或氮化硅膜SN3用作蝕刻阻擋膜，能夠容易控制步驟S13的蝕刻。

另一方面，在本實施方式2中，通過將側壁絕緣膜SW1a、SW2a設為氮化硅膜，能夠獲得如下優點：容易取得到與層間絕緣膜SO3之間的選擇比。即，在上述實施方式1中，在側壁絕緣膜SW1a、SW2a與層間絕緣膜SO3的材料為相同的氧化硅膜的情況下，層間絕緣膜SO3的表面容易后退。但是，在實施方式2中，由于側壁絕緣膜SW1a、SW2a與層間絕緣膜SO3的材料不同，所以層間絕緣膜SO3的表面難以后退。因此，能夠獲得容易控制層間絕緣膜SO3的高度的效果。

此外，襯墊膜SN3的材料也可以使用氮氧化硅膜來代替氮化硅膜。該情況下，由于氮氧化硅膜(襯墊膜SN3)也不同于側壁絕緣膜SW1、SW2、SW3的材料及絕緣膜SO3的材料，所以在形成槽TR時，也能夠應對層間絕緣膜SO3的表面后退的問題。

(實施方式3)

圖46及圖47是表示本實施方式3的半導體器件的制造工序的工序流程圖。圖48～圖63是本實施方式3的半導體器件的制造工序中的主要部分剖視圖。

在上述實施方式1中，在SOI襯底SUB的半導體層SM1上僅形成有一層源極-漏極用的外延層(與上述半導體層EP1對應)。與之相對，在本實施方式3中，在SOI襯底SUB的半導體層SM1上形成有兩層源極-漏極用的外延層(與后述的半導體層EP2、EP3對應)。在本實施方式3中，能夠解決上述第一、第二及第四課題。

以下，參照附圖進行具體說明。

在本實施方式3中，也與上述實施方式1相同地進行至上述步驟S3的側壁絕緣膜SW1形成工序，得到與上述圖7對應的圖48的構造。

接著，如圖49所示，在半導體層SM1上使半導體層EP2外延生長(圖46的步驟S4a)。

與上述半導體層EP1相同地，半導體層EP2也形成在虛擬柵極GED(更特定地說是由虛擬柵極GED和側壁絕緣膜SW1構成的構造體)的兩側區域的半導體層SM1上。即，在半導體層SM1上，在虛擬柵極GED(更特定地說是由虛擬柵極GED和側壁絕緣膜SW1構成的構造體)的兩側，以與虛擬柵極GED(更特定地說是由虛擬柵極GED和側壁絕緣膜SW1構成的構造體)相鄰的方式形成半導體層EP2。

與上述半導體層EP1相同地，半導體層EP2是通過外延生長而形成的外延層(外延半導體層)，由硅(單晶硅)構成。半導體層EP2在半導體層SM1上選擇性地外延生長，且不形成在側壁絕緣膜SW1上和氮化硅膜SN1上。另外，如上述實施方式1所說明那樣，虛擬柵極GED的多晶硅膜PL1被氮化硅膜SN1及側壁絕緣膜SW1覆蓋，因此，在多晶硅膜PL1上沒有形成外延層。

另外，在上述實施方式1中，以使半導體層EP1的側面具有錐度的方式使半導體層EP1外延生長，但在本實施方式3中，能夠以使半導體層EP2的側面不具有錐度的方式使半導體層EP2外延生長。即，以使半導體層EP2的側面相對于SOI襯底SUB的主面(即半導體層SM1的主面)大致垂直的方式，使半導體層EP2外延生長。半導體層EP2的側面有無錐度(即半導體層SM1的主面與半導體層EP2的側面所成的角度)，能夠通過調整半導體層EP2的成膜用氣體的組成和/或成膜溫度等來控制。

由于半導體層EP2形成在半導體層SM1的大致平坦的上表面上，所以半導體層EP2的上表面處于比半導體層SM2的上表面高的位置上。因此，在步驟S4a中形成的半導體層EP1的上表面處于比虛擬柵極GED的正下方的半導體層SM1的上表面高的位置上。

接著，如圖50所示，在半導體層SM1、EP2中的虛擬柵極GED及側壁絕緣膜SW1的兩側區域內，通過離子注入磷(P)或砷(As)等n型雜質，形成n^-型半導體區域EX(圖46的步驟S5)。

關于步驟S5的離子注入工序，本實施方式3也與上述實施方式1基本相同，但在上述實施方式1中，對半導體層SM1與半導體層EP1的層疊體注入n型雜質而形成有n^-型半導體區域EX，相對地，在本實施方式3中，對半導體層SM1與半導體層EP2的層疊體注入n型雜質而形成有n^-型半導體區域EX。

在用于形成n^-型半導體區域EX的離子注入工序中，虛擬柵極GED及側壁絕緣膜SW1能夠作為掩膜(離子注入阻止掩膜)發揮作用。因此，n^-型半導體區域EX在半導體層SM1及半導體層EP2(的層疊體)中，相對于虛擬柵極GED的側壁上的側壁絕緣膜SW1自對準地形成。

接著，如圖51所示，在虛擬柵極GED的側壁上，作為側壁膜而形成側壁絕緣膜(側壁隔離膜)SW4(圖46的步驟S6a)。側壁絕緣膜SW4隔著側壁絕緣膜SW1而形成在虛擬柵極GED的側壁上。

側壁絕緣膜SW4通過作為側壁膜的側壁絕緣膜SW4a與作為側壁膜的側壁絕緣膜SW4b的層疊而形成。側壁絕緣膜SW4a與側壁絕緣膜SW4b由不同的材料形成，優選的是，側壁絕緣膜SW4a由氧化硅(氧化硅膜)形成，側壁絕緣膜SW4b由氮化硅(氮化硅膜)形成。

側壁絕緣膜SW4a由于之后會被除去，所以可以不必具有絕緣性，但從作為側壁膜的易形成性、和能夠防止在除去時發生蝕刻殘留的情況下的不良的觀點等來看，期望為絕緣膜。另外，側壁絕緣膜SW4b也留存在制造后的半導體器件上，因此具有絕緣性。

對于形成側壁絕緣膜SW4，首先形成側壁絕緣膜SW4a。對于形成側壁絕緣膜SW4a，首先，在SOI襯底SUB的主面的整個面上，以覆蓋虛擬柵極GED及側壁絕緣膜SW1的方式，通過CVD法等形成氧化硅膜。然后，通過對該氧化硅膜進行蝕刻(各向異性蝕刻)，在虛擬柵極GED的側壁上留存氧化硅膜來作為側壁絕緣膜SW4a，并除去其他區域的氧化硅膜。由此，在虛擬柵極GED的側壁上，隔著側壁絕緣膜SW1而形成側壁絕緣膜SW4a。在形成側壁絕緣膜SW4a之后，形成側壁絕緣膜SW4b。對于形成側壁絕緣膜SW4b，首先，在SOI襯底SUB的主面的整個面上，以覆蓋虛擬柵極GED及側壁絕緣膜SW1、SW4a的方式，通過CVD法等形成氮化硅膜。然后，通過對該氮化硅膜進行蝕刻(各向異性蝕刻)，在虛擬柵極GED的側壁上留存氮化硅膜來作為側壁絕緣膜SW4b，并除去其他區域的氮化硅膜。由此，在虛擬柵極GED的側壁上，隔著側壁絕緣膜SW1、SW4a而形成側壁絕緣膜SW4b。這樣，由側壁絕緣膜SW4a與側壁絕緣膜SW4b的層疊構成的側壁絕緣膜SW4隔著側壁絕緣膜SW1而形成在虛擬柵極GED的側壁上。

側壁絕緣膜SW4a的厚度(與虛擬柵極GED的側壁大致垂直的方向上的厚度)能夠為例如5～10nm左右，側壁絕緣膜SW4b的厚度(與虛擬柵極GED的側壁大致垂直的方向上的厚度)能夠為例如10～30nm左右。

側壁絕緣膜SW4隔著側壁絕緣膜SW1而與虛擬柵極GED的側壁鄰接，且形成在半導體層EP2上。即，側壁絕緣膜SW4的底面與半導體層EP2(具體為半導體層EP2的上表面)相接觸，側壁絕緣膜SW4的內壁(與虛擬柵極GED相對的一側的側面)與虛擬柵極GED的側壁上的側壁絕緣膜SW1相接觸。

接著，如圖52所示，在半導體層EP2上使半導體層EP3外延生長(圖46的步驟S4b)。

半導體層EP3形成在虛擬柵極GED(更特定地說是由虛擬柵極GED和側壁絕緣膜SW1、SW4構成的構造體)的兩側區域的半導體層SM1上。即，在半導體層SM1上，在虛擬柵極GED(更特定地說是由虛擬柵極GED和側壁絕緣膜SW1、SW4構成的構造體)的兩側，以與虛擬柵極GED(更特定地說是由虛擬柵極GED和側壁絕緣膜SW1、SW4構成的構造體)相鄰的方式形成半導體層EP3。

與上述半導體層EP1、EP2相同地，半導體層EP3是通過外延生長而形成的外延層(外延半導體層)，由硅(單晶硅)構成。半導體層EP3在半導體層EP2上選擇性地外延生長，且不形成在側壁絕緣膜SW1、SW4上和氮化硅膜SN1上。如上所述，虛擬柵極GED的多晶硅膜PL1被氮化硅膜SN1及側壁絕緣膜SW1、SW4覆蓋，因此，在多晶硅膜PL1上沒有形成外延層。另外，雖然半導體層EP3形成在半導體層EP2上，但在被側壁絕緣膜SW4覆蓋的部分的半導體層EP2上沒有形成半導體層EP3。因此，雖然半導體層EP2的側面與側壁絕緣膜SW1鄰接，但半導體層EP3的側面與側壁絕緣膜SW4b鄰接。

另外，與半導體層EP2相同地，半導體層EP3也能夠以使半導體層EP3的側面不具有錐度的方式外延生長。即，以使半導體層EP3的側面相對于SOI襯底SUB的主面(即半導體層SM1的主面)大致垂直的方式，使半導體層EP3外延生長。半導體層EP3的側面有無錐度(即半導體層SM1的主面與半導體層EP3的側面所成的角度)，能夠通過調整半導體層EP3的成膜用氣體的組成和/或成膜溫度等來控制。

另外，步驟S4b中的半導體層EP3的形成厚度優選與步驟S4a中的半導體層EP2的形成厚度相比較厚。由此，容易防止如下情況：隨著之后形成金屬硅化物層SIL而在厚度方向上產生硅區域消失的區域。

接著，如圖53所示，在半導體層SM1、EP2、EP3中的虛擬柵極GED及側壁絕緣膜SW1、SW4的兩側區域內，通過離子注入磷(P)或砷(As)等n型雜質，形成n⁺型半導體區域SD(圖46的步驟S7)。

關于步驟S7的離子注入工序，本實施方式3也與上述實施方式1基本相同。但是，在上述實施方式1中，對半導體層SM1與半導體層EP1的層疊體注入n型雜質而形成有n⁺型半導體區域SD，相對地，在本實施方式3中，對半導體層SM1、半導體層EP2與半導體層EP3的層疊體注入n型雜質而形成有n⁺型半導體區域SD。

在用于形成n⁺型半導體區域SD的離子注入工序中，虛擬柵極GED及側壁絕緣膜SW1、SW4能夠作為掩膜(離子注入阻止掩膜)發揮作用。因此，n⁺型半導體區域SD相對于隔著側壁絕緣膜SW1形成在虛擬柵極GED的側壁上的側壁絕緣膜SW4自對準地形成。n⁺型半導體區域SD與n^-型半導體區域EX相比雜質濃度高。

在步驟S6a中形成側壁絕緣膜SW4之前，進行用于形成n^-型半導體區域EX的離子注入(步驟S5)，在步驟S6a中形成側壁絕緣膜SW4之后，進行用于形成n⁺型半導體區域SD的離子注入(步驟S7)。因此，當進行至步驟S7時，n^-型半導體區域EX成為形成在側壁絕緣膜SW4(4a、4b)的正下方部分的半導體層SM1、EP2上的狀態。在后述的步驟S13a中，由于在一同除去虛擬柵極GED和側壁絕緣膜SW4a之后形成柵電極GE，所以柵電極GE也形成在側壁絕緣膜SW4a曾存在的區域內。因此，當之后形成柵電極GE時，n^-型半導體區域EX成為大致形成在柵電極GE的一部分(柵長方向上的兩端部側)的正下方和側壁絕緣膜SW4b的正下方的狀態。

接著，進行作為熱處理的激活退火，用于將導入到n⁺型半導體區域SD及n^-型半導體區域EX等中的雜質激活(圖46的步驟S8)。另外，在離子注入區域非晶化的情況下，能夠在該步驟S8的激活退火時使其結晶化。

接著，如圖54所示，與上述實施方式1相同地，通過硅化物自對準技術，在n⁺型半導體區域SD的表面(上層部)上形成低電阻的金屬硅化物層SIL(圖47的步驟S10)。

關于步驟S10的金屬硅化物層SIL形成工序，本實施方式3也與上述實施方式1基本相同，但在上述實施方式1中，主要在半導體層EP1上形成金屬硅化物層SIL，而在本實施方式3中，主要在半導體層EP3(或者半導體層EP3、EP2)上形成金屬硅化物層SIL。另外，與上述實施方式1相同地，由于在虛擬柵極GED的多晶硅膜PL1上形成有氮化硅膜SN1，所以在虛擬柵極GED的多晶硅膜PL1的表面上沒有形成金屬硅化物層。

接著，如圖55所示，與上述實施方式1相同地，在SOI襯底SUB的主面(主面整個面)上形成絕緣膜IL1(圖47的步驟S11)。即，以覆蓋虛擬柵極GED及側壁絕緣膜SW1、SW3的方式，在SOI襯底SUB的主面上形成絕緣膜IL1。關于絕緣膜IL1，由于在上述實施方式1中進行了說明，所以在此省略其重復說明。

接著，如上述圖56所示，與上述實施方式1相同地，通過CMP法對絕緣膜IL1的表面(上表面)進行研磨，由此，使虛擬柵極GED的上表面(即氮化硅膜SN1的上表面)露出(圖47的步驟S12)。

接著，如圖57所示，通過蝕刻除去虛擬柵極GED及側壁絕緣膜SW1、SW4a(圖47的步驟S13a)。

通過在該步驟S13a中除去虛擬柵極GED及側壁絕緣膜SW1、SW4a，形成槽(凹部、開口部、凹陷部)TR1。槽TR1由在除去虛擬柵極GED及側壁絕緣膜SW1、SW4a之前、虛擬柵極GED及側壁絕緣膜SW1、SW4a所存在的區域(空間)構成。從槽TR1使半導體層SM1的上表面、半導體層EP2的側面及上表面、和側壁絕緣膜SW4b的內壁露出。

槽TR1的底面由半導體層SM1的上表面和半導體層EP2的側面及上表面形成。槽TR1的側面(側壁)由側壁絕緣膜SW4a的內壁形成。在槽TR1的底面上，通過半導體層EP2的側面及上表面而形成有階梯部。在此，所謂側壁絕緣膜SW4b的內壁，在側壁絕緣膜SW4b中，對應于至除去側壁絕緣膜SW4a之前與側壁絕緣膜SW4a相接觸的一側的側面(側壁)。

關于步驟S13a的蝕刻工序，以下進行具體說明。

步驟S13a的蝕刻優選通過如下三個階段(第一階段、第二階段及第三階段，參照圖58～圖60)的蝕刻來進行。

首先，作為步驟S13a的蝕刻的第一階段，如圖58所示，除去虛擬柵極GED的氮化硅膜SN1，該第一階段的蝕刻在本實施方式3中也與上述實施方式1(上述步驟S13的第一階段的蝕刻)相同。通過第一階段的蝕刻，除去氮化硅膜SN1，并使多晶硅膜PL1露出。

接著，作為步驟S13a的蝕刻的第二階段，如圖59所示，除去虛擬柵極GED的多晶硅膜PL1，該第二階段的蝕刻在本實施方式3中也與上述實施方式1(上述步驟S13的第二階段的蝕刻)相同。通過第二階段的蝕刻，除去多晶硅膜PL1，并使側壁絕緣膜SW1及絕緣膜GID露出。

步驟S13a的蝕刻的第三階段與上述實施方式1的步驟S13的第三階段略有不同。在步驟S13a的蝕刻工序中，在通過第二階段的蝕刻除去多晶硅膜PL1之后，改變蝕刻條件，通過第三階段的蝕刻，如圖60所示，除去側壁絕緣膜SW1、SW4a及絕緣膜GID。優選的是，該第三階段的蝕刻在側壁絕緣膜SW1、SW4a及絕緣膜GID的蝕刻速度與半導體層SM1、EP2的蝕刻速度相比較快的蝕刻條件下，選擇性地對側壁絕緣膜SW1、SW4a及絕緣膜GID進行蝕刻。由此，能夠抑制或防止在第三階段的蝕刻中半導體層SM1、EP2被蝕刻。只要使側壁絕緣膜SW1和側壁絕緣膜SW4a由相同材料(在此為氧化硅)形成，就能夠在相同的蝕刻工序中連續地對側壁絕緣膜SW1和側壁絕緣膜SW4a進行蝕刻。另外，只要使絕緣膜GID由與側壁絕緣膜SW1、SW4a相同的材料(在此為氧化硅)形成，就能夠在與除去側壁絕緣膜SW1、SW4a的工序相同的蝕刻工序中除去絕緣膜GID。

另外，在第三階段的蝕刻中，雖然除去了側壁絕緣膜SW1、SW4a，但優選使側壁絕緣膜SW4b留存。因此，在本實施方式3中，使側壁絕緣膜SW4b由與側壁絕緣膜SW4a不同的材料形成，并在側壁絕緣膜SW1、SW4a(具體為氧化硅)的蝕刻速度與側壁絕緣膜SW4b(具體為氮化硅)及半導體層SM1、EP2的蝕刻速度相比較快的蝕刻條件下，進行第三階段的蝕刻。在此，由于側壁絕緣膜SW1、SW4a由氧化硅形成，且側壁絕緣膜SW4b由氮化硅形成，所以容易確保側壁絕緣膜SW1、SW4a與側壁絕緣膜SW4b之間的高蝕刻選擇比。即，在第三階段的蝕刻中，能夠對側壁絕緣膜SW1、SW4a進行蝕刻，并且使側壁絕緣膜SW4b作為蝕刻阻擋膜發揮作用。另外，由于側壁絕緣膜SW1、SW4a由氧化硅形成，所以也容易確保側壁絕緣膜SW1、SW4a與半導體層SM1、EP2之間的高蝕刻選擇比。

通過步驟S13a的上述三個階段(第一階段、第二階段及第三階段)的蝕刻除去虛擬柵極GED、絕緣膜GID及側壁絕緣膜SW1、SW4a，由此，如圖57及圖60所示，形成槽TR1。

接著，與上述實施方式1相同地，如圖61所示，在包括槽TR1的底面及側面(側壁)上的SOI襯底SUB的主面(主面整個面)上，即在包括槽TR1的底面及側壁上的絕緣膜IL1上，形成柵極絕緣膜用的絕緣膜GIa(圖47的步驟S14)。關于絕緣膜GIa，由于在上述實施方式1中進行了說明，所以在此省略其重復說明。

接著，與上述實施方式1相同地，在SOI襯底SUB的主面上、即在絕緣膜GIa上，以埋入槽TR1內的方式形成柵電極用的導電膜CD(圖47的步驟S15)。關于導電膜CD，由于在上述實施方式1中進行了說明，所以在此省略其重復說明。

接著，如圖62所示，在槽TR1內留存導電膜CD及絕緣膜GIa，并通過CMP法等除去槽TR1的外部的導電膜CD及絕緣膜GIa，從而形成柵電極GE及柵極絕緣膜GI(圖47的步驟S16)。關于步驟S16，由于本實施方式3也與上述實施方式1相同，所以在此省略其重復說明。步驟S16是在槽TR1內隔著柵極絕緣膜GI而形成柵電極GE的工序。

留存在槽TR1內的導電膜CD成為柵電極GE，留存在槽TR1內的絕緣膜GIa成為柵極絕緣膜GI。而且，成為在柵電極GE與半導體層SM1(的上表面)之間、柵電極GE與半導體層EP2(的側面及上表面)之間、以及柵電極GE與側壁絕緣膜SW4b(的內壁)之間夾設有柵極絕緣膜GI的狀態。柵電極GE及柵極絕緣膜GI分別作為MISFET的柵電極及柵極絕緣膜而發揮作用。

在隔著柵極絕緣膜GI(絕緣膜GIa)位于柵電極GE下方的半導體層SM1中，形成MISFET的溝道區域。另外，作為MISFET的源極或漏極發揮作用的半導體區域(雜質擴散層)，由n^-型半導體區域EX和與其相比為高雜質濃度的n⁺型半導體區域SD形成，具有LDD結構。

由此，形成n溝道型的MISFET。

在本實施方式中，在步驟S13a中將形成在虛擬柵極GED的側壁上且位于半導體層EP2上的側壁絕緣膜SW4a與虛擬柵極GED一同除去，并在除去后的區域(槽TR1)內形成有柵電極GE。因此，不僅能夠在虛擬柵極GED曾存在的區域內形成柵電極GE，還能在側壁絕緣膜SW4a曾存在的區域內形成柵電極GE。由此，能夠使柵電極GE的柵長方向上的尺寸大于虛擬柵極GED的尺寸，柵電極GE的一部分(柵長方向上的兩端部側)位于半導體層EP2上、即搭在半導體層EP2上。因此，柵電極GE的柵長方向上的端部位于半導體層EP2上。而且，n^-型半導體區域EX的至少一部分位于柵電極GE的正下方。

以后的工序與上述實施方式1大致相同。即，如圖63所示，與上述實施方式1相同地，形成上述絕緣膜IL2，形成上述接觸孔CNT，在接觸孔CNT內形成上述插塞PG，形成上述絕緣膜IL3，并形成上述布線M1。

圖64及圖65是本實施方式3的半導體器件的主要部分剖視圖，圖64與上述圖1對應，圖65與上述圖2對應。

但是，在圖64中，為了易于分辨半導體層SM1和半導體層EP2、EP3是哪個區域，用點剖面線表示半導體層EP2與半導體層EP3組合的整體，用細斜剖面線表示半導體層SM1整體。因此，在圖64中，對于n^-型半導體區域EX及n⁺型半導體區域SD的形成區域并未圖示。另外，在圖65中，為了易于分辨n^-型半導體區域EX和n⁺型半導體區域SD是哪個區域，對n^-型半導體區域EX整體標注了相同的剖面線，對n⁺型半導體區域SD整體標注了其他相同的剖面線。因此，將圖64和圖65組合來看的話，很容易理解半導體層SM1、EP2、EP4的構成、和半導體層SM1、EP2、EP3中的n^-型半導體區域EX及n⁺型半導體區域SD的形成區域。此外，與上述圖1及圖2相同地，在圖64及圖65中，關于上述絕緣膜IL3及布線M1和更上層的構造，省略了圖示。

圖64及圖65所示的本實施方式3的半導體器件與上述圖1及圖2所示的上述實施方式1的半導體器件之間的主要區別如下。此外，關于共同點省略說明。

在上述實施方式1的半導體器件中，如上述圖1及圖2所示，在SOI襯底SUB的半導體層SM1上，作為源極-漏極用的外延層形成有半導體層EP1。而且，柵電極GE的端部(柵長方向上的兩端部)搭在半導體層EP1上。即，柵電極GE的柵長方向上的端部位于源極-漏極用的外延層即半導體層EP1上。

另一方面，如圖64及圖65所示，本實施方式3的半導體器件在SOI襯底SUB的半導體層SM1上，作為源極-漏極用的外延層，形成有半導體層SM1上的半導體層EP2和半導體層EP2上的半導體層EP3這兩層。而且，柵電極GE的端部(柵長方向上的兩端部)搭在半導體層EP2上。即，柵電極GE的柵長方向上的端部位于源極-漏極用的外延層即半導體層EP2上。此外，柵電極GE的柵長方向上的端部在圖64中標注了附圖標記EG而表示為端部EG。

另外，如上述圖1及圖2所示，在上述實施方式1中，在半導體層EP1上存在柵電極GE的一部分、側壁絕緣膜SW3、和位于柵電極GE與側壁絕緣膜SW3之間的部分的柵極絕緣膜GI。

另一方面，如圖64及圖65所示，在本實施方式3中，在半導體層EP2上存在柵電極GE的一部分、側壁絕緣膜SW4b、和位于柵電極GE與側壁絕緣膜SW4b之間的部分的柵極絕緣膜GI。

另外，在上述實施方式1中，柵電極GE的一部分(兩端部)搭在半導體層EP1的傾斜的側面SF1上。另一方面，在本實施方式3中，半導體層EP2的側面并不傾斜，且柵電極的一部分(兩端部)搭在半導體層EP2的上表面上。

另外，在上述實施方式1中，在SOI襯底SUB上以覆蓋半導體層EP1的方式形成有絕緣膜IL1，柵電極GE埋入在形成于絕緣膜IL1上的槽TR內。另一方面，在本實施方式3中，在SOI襯底SUB上以覆蓋半導體層EP2、EP3的方式形成有絕緣膜IL1，柵電極GE埋入在形成于絕緣膜IL1上的槽TR1內。另外，在上述實施方式1中，柵極絕緣膜GI形成在槽TR的側面上及底面上，柵電極GE隔著柵極絕緣膜GI而埋入在槽TR內。另一方面，在本實施方式3中，柵極絕緣膜GI形成在槽TR1的側面上及底面上，柵電極GE隔著柵極絕緣膜GI而埋入在槽TR1內。

在這樣的本實施方式3的半導體器件中，通過與上述實施方式1所說明的大致相同的理由，也能抑制源極或漏極用的半導體區域與溝道區域之間的寄生電阻，因此能夠使半導體器件的特性(電特性)提高。

即，在本實施方式的半導體器件中，也是柵電極GE的端部(柵長方向上的兩端部)搭在源極-漏極用的外延層(在此為半導體層EP2)上。即，柵電極GE的柵長方向上的端部位于源極-漏極用的外延層(在此為半導體層EP2)上。換言之，在MISFET(將柵電極GE作為柵電極的MISFET)的柵長方向上，柵電極GE的端部位于源極-漏極用的外延層(在此為半導體層EP2)上。而且，該外延層(在此為半導體層EP2)形成在半導體層SM1的上表面上，該外延層(在此為半導體層EP2)的上表面處于比柵電極GE的正下方的半導體層SM1的上表面高的位置上。

因此，能夠使柵電極GE可靠地與源極或漏極用的半導體區域(n^-型半導體區域EX與n⁺型半導體區域SD的組合)重疊，通過該重疊，能夠抑制源極或漏極用的半導體區域與溝道區域之間的寄生電阻。另外，由于源極或漏極用的半導體區域(n^-型半導體區域EX與n⁺型半導體區域SD的組合)與柵電極GE的重疊部處的半導體層的厚度與半導體層SM1的厚度相比，能夠增加與重疊部處的半導體層EP2的厚度相應的量，所以能夠進一步抑制寄生電阻。因此，能夠使具有MISFET的半導體器件的特性(電特性)提高。另外，還能夠抑制因寄生電阻的值的偏差而導致的各MISFET的特性偏差。因此，能夠使半導體器件的性能提高。另外，在本實施方式3中，也能夠自對準地形成柵電極GE搭在半導體層EP2上的構造。

另外，在半導體層EP2形成之后在虛擬柵極GED的側壁上形成側壁絕緣膜SW4，然后將該側壁絕緣膜SW4設為掩膜并進行離子注入，由此形成有n⁺型半導體區域SD，但在本實施方式3中，使側壁絕緣膜SW4由側壁絕緣膜SW4a及側壁絕緣膜SW4b形成。因此，側壁絕緣膜SW4a、SW4b的正下方的部分的半導體層EP2、SM1成為n^-型半導體區域EX。而且，在步驟S13中，除去側壁絕緣膜SW4a、SW4b中的側壁絕緣膜SW4a，并使側壁絕緣膜SW4b留存。因此，柵電極GE形成在側壁絕緣膜SW4a曾存在的區域內，但在側壁絕緣膜SW4b的存在區域內沒有形成柵電極GE。因此，通過調整側壁絕緣膜SW4a與側壁絕緣膜SW4b的厚度比，能夠不改變n^-型半導體區域EX的尺寸地將n^-型半導體區域EX與柵電極GE的重疊量控制為期望值。另外，在金屬硅化物層SIL與柵電極GE之間，不僅夾設有柵極絕緣膜GI，還夾設有側壁絕緣膜SW4a，因此，能夠使柵電極GE與金屬硅化物層SIL之間的耐壓提高。

另外，在上述實施方式1及后述的實施方式4中，也能夠取代側壁絕緣膜SW2而適用本實施方式3的側壁絕緣膜SW4，該情況下，在上述步驟S13及后述的步驟S13b中，與本實施方式3的步驟13a相同地，能夠除去側壁絕緣膜SW4a并使側壁絕緣膜SW4b留存。

另外，在本實施方式3中，將源極-漏極用的外延層形成為半導體層EP2和半導體層EP3這兩層。由此，能夠獲得以下優點。

即，在本實施方式3中，在形成半導體層EP2后，進行n^-型半導體區域EX形成用的離子注入，之后，在形成半導體層EP3后，進行n⁺型半導體區域SD形成用的離子注入。因此，由于對半導體層EP3進行n⁺型半導體區域SD形成用的離子注入，但不進行n^-型半導體區域EX形成用的離子注入，所以與進行雙方離子注入的情況相比，即使由于離子注入而促使非晶化，也容易留存籽晶。因此，在步驟S8的激活退火時，由于種晶的存在而容易促進結晶化(單晶化)。因此，能夠使源極-漏極區域進一步低電阻化，并能夠實現半導體器件的性能的進一步提高。

(實施方式4)

在上述實施方式1～3中，對在SOI襯底SUB上形成MISFET的情況進行了說明。在本實施方式4中，對在半導體襯底SUB2上形成MISFET的情況進行說明。此外，在本實施方式4中，能夠解決上述第一、第三及第四課題。

圖66及圖67是表示本實施方式4的半導體器件的制造工序的工序流程圖。圖68～圖83是本實施方式4的半導體器件的制造工序中的主要部分剖視圖。

首先，如圖68所示，準備由具有例如1～10Ωcm左右的電阻率的p型單晶硅構成的半導體襯底(半導體晶圓)SUB2(圖66的步驟S1b)。

然后，在半導體襯底SUB2上形成元件分離區域(未圖示)。例如使用光刻技術及干式蝕刻技術等在半導體襯底SUB2的主面上形成元件分離槽，并使用成膜技術及CMP技術等在該元件分離槽內埋入絕緣膜，由此能夠形成元件分離區域。在半導體襯底SUB2上，在由元件分離區域規定的活性區域內，如以下說明地形成MISFET。

接著，如圖69所示，在預定形成p溝道型MISFET的區域內的半導體襯底SUB2中，形成n型阱NW。n型阱NW能夠通過向半導體襯底SUB2離子注入n型雜質(例如砷)而形成。

接著，在半導體襯底SUB2上形成虛擬柵極GED(圖66的步驟S2)。雖然虛擬柵極GED形成在半導體襯底SUB2上(n型阱NW上)，但虛擬柵極GED的形成方法和結構與上述實施方式1相同。

接著，如圖70所示，在虛擬柵極GED的側壁上，作為側壁膜而形成側壁絕緣膜SW1(圖66的步驟S3)。由于側壁絕緣膜SW1的結構和形成方法與上述實施方式1相同，所以在此省略其重復說明。

接著，如圖71所示，通過單獨地或組合地進行各向異性和各向同性的干式蝕刻，將半導體襯底SUB2(n型阱NW)蝕刻至規定深度并形成槽(襯底凹部、襯底后退部、凹部、凹陷部)TR2(圖66的步驟S21)。

在步驟S21中，虛擬柵極GED和側壁絕緣膜SW1作為蝕刻掩膜發揮作用。因此，槽TR2相對于虛擬柵極GED的側壁上的側壁絕緣膜SW1自對準地形成。但是，在進行各向同性的干式蝕刻的情況下，槽TR2以與側壁絕緣膜SW1或虛擬柵極GED少許重疊的方式形成。在槽TR2的底部及側壁上，Si襯底區域(構成n型阱NW的部分的半導體襯底SUB2)露出。槽TR2的深度能夠設為例如20～40nm左右。

接著，如圖72所示，在半導體襯底SUB2的槽TR2內，作為半導體層而使硅鍺層(SiGe層、硅鍺區域、外延硅鍺層)EP4外延生長(圖66的步驟S4c)。

硅鍺層EP4是通過外延生長而形成的外延層(外延半導體層)，由硅鍺(單晶硅鍺)構成。硅鍺層EP4在從半導體襯底SUB2的槽TR2露出的Si襯底區域上選擇性地外延生長，但不形成在側壁絕緣膜SW1上和氮化硅膜SN1上。另外，如上述實施方式1說明那樣，由于虛擬柵極GED的多晶硅膜PL1被氮化硅膜SN1及側壁絕緣膜SW1覆蓋，所以在多晶硅膜PL1上沒有形成外延層。

另外，硅鍺層EP4優選以埋入槽TR2內、且與半導體襯底SUB2的主面(沒有形成槽TR2的部分的半導體襯底SUB2的上表面)相比硅鍺層EP4隆起的方式形成。該情況下，在步驟S4c中形成的硅鍺層EP4的上表面處于比虛擬柵極GED的正下方的半導體襯底SUB2的上表面高的位置上。例如，以使硅鍺層EP4的上表面與半導體襯底SUB2的主面相比高出10～40nm左右的方式形成硅鍺層EP4。

另外，雖然以使硅鍺層EP4的上表面比半導體襯底SUB2的主面高的方式形成硅鍺層EP4，但優選的是，以使比半導體襯底SUB2的主面高的部分的硅鍺層EP4的側面SF2具有錐度的方式，使硅鍺層EP4外延生長。即，優選的是，相對于半導體襯底SUB2的主面，比半導體襯底SUB2的主面高的部分的硅鍺層EP4的側面SF2傾斜。也就是說，優選以隨著遠離虛擬柵極GED而使硅鍺層EP4的厚度變厚的方式，使硅鍺層EP4的側面SF2傾斜。比半導體襯底SUB2的主面高的部分的硅鍺層EP4的側面SF2的錐度能夠通過調整硅鍺層EP4的成膜用氣體的組成和/或成膜溫度等來控制。

另外，硅鍺層EP4優選在外延生長時通過導入摻雜氣體而成為導入了導電型雜質的硅鍺層EP4。在形成p溝道型MISFET的情況下，優選成為導入了p型雜質的p型硅鍺層EP4。該情況下，也可以不進行源極-漏極區域形成用的離子注入工序。

另外，作為在半導體襯底SUB2的槽TR2內外延生長的半導體層，優選為硅鍺層。通過使用硅鍺層，例如能夠控制對溝道作用的應力。

即，這種技術通常稱為利用單軸應力的應變硅晶體管。在本實施方式4的p溝道型MISFET的溝道區域內，通過形成在源極和漏極區域內的硅鍺層EP4而產生壓縮應力。通過該壓縮應力使溝道區域的Si原子間的距離縮窄，從而能夠使在源極與漏極間流動的載流子(空穴)的遷移率提高。因此，能夠使在源極與漏極間流動的電流增加。此外，在本實施方式4中，在溝道區域內產生的應力的值為-1.3GP以上，與溝道無應變的情況相比，電流增加了10％以上。

此外，在本實施方式4中主要例示了p溝道型MISFET，但在以n溝道型MISFET實施的情況下，使用SiC(碳化硅、Silicon carbide)取代SiGe(硅鍺、Silicon germanium)。即，在n溝道型MISFET的情況下，使用SiC層取代硅鍺層EP4。該情況下，在n溝道型MISFET的溝道區域內，通過形成在源極及漏極區域內的SiC層而產生拉伸應力。通過該拉伸應力來擴大溝道區域的Si原子間的距離，從而能夠使在源極與漏極間流動的載流子(電子)的遷移率提高。因此，能夠使在源極與漏極間流動的電流增加。此外，此時，在溝道區域內產生的應力的值為+1.3GP以上，與溝道無應變的情況相比，電流增加了10％以上。

另外，上述SiGe層和SiC層均由于以外延生長的方式形成而能夠產生較強的應力。即，在單純地使Si層外延生長，然后離子注入Ge或C的情況下，無法產生較強的應力。

另外，在本實施方式4中，可以僅對p溝道型MISFET和n溝道型MISFET中的p溝道型MISFET使用上述SiGe層，也可以僅對n溝道型MISFET使用上述SiC層，還可以對p溝道型MISFET使用上述SiGe層、且對n溝道型MISFET使用上述SiC層。

接著，如圖73所示，在虛擬柵極GED的側壁上，作為側壁膜而形成側壁絕緣膜SW2(圖66的步驟S6)。側壁絕緣膜SW2的結構及形成方法與上述實施方式1基本相同。但是，在上述實施方式1中，側壁絕緣膜SW2的底面與半導體層EP1相接觸，相對地，在本實施方式4中，側壁絕緣膜SW2的底面與硅鍺層EP4相接觸。

即，在本實施方式4中，側壁絕緣膜SW2隔著側壁絕緣膜SW1而與虛擬柵極GED的側壁鄰接，且形成在硅鍺層EP4上(具體為硅鍺層EP4的傾斜的側面SF2上)。也就是說，側壁絕緣膜SW2的底面與硅鍺層EP4(具體為硅鍺層EP4的傾斜的側面SF2)相接觸，側壁絕緣膜SW2的內壁(與虛擬柵極GED相對的一側的側面)與虛擬柵極GED的側壁上的側壁絕緣膜SW1相接觸。

接著，進行作為熱處理的激活退火，用于將導入到硅鍺層EP4等中的雜質激活(圖66的步驟S8)。

此外，在步驟S6中形成側壁絕緣膜SW2之后且在后述的步驟S10中形成金屬硅化物層SIL之前不進行離子注入的情況下，也能夠在步驟S6中形成側壁絕緣膜SW2之前且在步驟S4c中形成硅鍺層EP4之后，進行步驟S8的激活退火。

接著，如圖74所示，通過硅化物自對準技術，在硅鍺層EP4的表面(上層部)上形成金屬硅化物層SIL(圖67的步驟S10)。

關于步驟S10的金屬硅化物層SIL形成工序，本實施方式4也與上述實施方式1基本相同，但在上述實施方式1中，主要在半導體層EP1上形成有金屬硅化物層SIL，而在本實施方式4中，主要在硅鍺層EP4上形成金屬硅化物層SIL。另外，與上述實施方式1相同地，由于在虛擬柵極GED的多晶硅膜PL1上形成有氮化硅膜SN1，所以在虛擬柵極GED的多晶硅膜PL1的表面上沒有形成金屬硅化物層。

接著，如圖75所示，與上述實施方式1相同地，在半導體襯底SUB2的主面(主面整個面)上形成絕緣膜IL1(圖67的步驟S11)。即，以覆蓋虛擬柵極GED及側壁絕緣膜SW1、SW2的方式，在半導體襯底SUB2的主面上形成絕緣膜IL1。關于絕緣膜IL1，由于在上述實施方式1中進行了說明，所以在此省略其重復說明。

接著，如上述圖76所示，與上述實施方式1相同地，通過CMP法對絕緣膜IL1的表面(上表面)進行研磨，由此，使虛擬柵極GED的上表面(即氮化硅膜SN1的上表面)露出(圖67的步驟S12)。

接著，如圖77所示，通過蝕刻除去虛擬柵極GED及側壁絕緣膜SW1、SW2(圖67的步驟S13b)。

通過在該步驟S13b中除去虛擬柵極GED及側壁絕緣膜SW1、SW2，形成槽(凹部、開口部、凹陷部)TR3。槽TR3由在除去虛擬柵極GED及側壁絕緣膜SW1、SW2之前、虛擬柵極GED及側壁絕緣膜SW1、SW2所存在的區域(空間)構成。從槽TR3使半導體襯底SUB2(的上表面)、硅鍺層EP4(的傾斜的側面SF2)、和絕緣膜IL1的氮化硅膜SN3的內表面露出。

槽TR3的底面由半導體層SM1的上表面和硅鍺層EP4的傾斜的側面SF2形成。槽TR3的側面(側壁)由氮化硅膜SN3的內表面形成。能夠將從槽TR3露出的、從半導體襯底SUB2的上表面到硅鍺層EP4的傾斜的側面SF2的范圍視為槽TR3的底面。槽TR3的上部開放。在此，氮化硅膜SN3的內表面對應于與絕緣膜SO3相接觸的一側的相反側的面。

步驟S13b的蝕刻優選通過如下三個階段(第一階段、第二階段及第三階段，參照圖78～圖80)的蝕刻來進行。

首先，作為步驟S13b的蝕刻的第一階段，如圖78所示，除去虛擬柵極GED的氮化硅膜SN1，該第一階段的蝕刻在本實施方式4中也與上述實施方式1(上述步驟S13的第一階段的蝕刻)相同。通過第一階段的蝕刻，除去氮化硅膜SN1，并使多晶硅膜PL1露出。

接著，作為步驟S13b的蝕刻的第二階段，如圖79所示，除去虛擬柵極GED的多晶硅膜PL1，該第二階段的蝕刻在本實施方式4中也與上述實施方式1(上述步驟S13的第二階段的蝕刻)相同。通過第二階段的蝕刻，除去多晶硅膜PL1，并使側壁絕緣膜SW1及絕緣膜GID露出。

步驟S13b的蝕刻的第三階段與上述實施方式1基本相同，能夠如下進行。

即，在本實施方式4中，在步驟S13b的蝕刻工序中，在通過第二階段的蝕刻除去多晶硅膜PL1之后，改變蝕刻條件，通過第三階段的蝕刻，如圖80所示，除去側壁絕緣膜SW1、SW2及絕緣膜GID。優選的是，該第三階段的蝕刻在側壁絕緣膜SW1、SW2及絕緣膜GID的蝕刻速度與半導體襯底SUB2(n型阱NW)及硅鍺層EP4的蝕刻速度相比較快的蝕刻條件下，選擇性地對側壁絕緣膜SW1、SW2及絕緣膜GID進行蝕刻。由此，能夠抑制或防止在第三階段的蝕刻中半導體襯底SUB2(n型阱NW)及硅鍺層EP4被蝕刻。只要使側壁絕緣膜SW1和側壁絕緣膜SW2由相同材料(在此為氧化硅)形成，就能夠在相同的蝕刻工序中連續地對側壁絕緣膜SW1和側壁絕緣膜SW2進行蝕刻。另外，只要使絕緣膜GID和側壁絕緣膜SW1、SW2由相同材料(在此為氧化硅)形成，就能夠在與除去側壁絕緣膜SW1、SW2的工序相同的蝕刻工序中除去絕緣膜GID。

另外，在第三階段的蝕刻中，雖然除去了側壁絕緣膜SW1、SW2，但優選使絕緣膜IL1的氮化硅膜SN3留存。因此，在本實施方式4中，使側壁絕緣膜SW2由與絕緣膜IL1的氮化硅膜SN3不同的材料形成，并在側壁絕緣膜SW1、SW2(具體為氧化硅)的蝕刻速度與絕緣膜IL1的氮化硅膜SN3、半導體襯底SUB2及硅鍺層EP4的蝕刻速度相比較快的蝕刻條件下，進行第三階段的蝕刻。在此，由于側壁絕緣膜SW1、SW2由氧化硅形成，所以容易確保側壁絕緣膜SW1、SW2與絕緣膜IL1的氮化硅膜SN3之間的高蝕刻選擇比。即，在第三階段的蝕刻中，能夠對側壁絕緣膜SW1、SW2進行蝕刻，并且使絕緣膜IL1的氮化硅膜SN3作為蝕刻阻擋膜發揮作用。另外，由于側壁絕緣膜SW1、SW2由氧化硅形成，所以也容易確保側壁絕緣膜SW1、SW2與半導體襯底SUB2及硅鍺層EP4之間的高蝕刻選擇比。

通過步驟S13b的上述三個階段(第一階段、第二階段及第三階段)的蝕刻除去虛擬柵極GED、及側壁絕緣膜SW1、SW2，由此，如圖77及圖80所示，形成槽TR3。

另外，在本實施方式4中，與上述實施方式1相同地，也能夠進行上述步驟S9，在虛擬柵極GED的側壁上隔著側壁絕緣膜SW1、SW2而形成上述側壁絕緣膜SW3，然后在步驟S10中形成金屬硅化物層SIL。該情況下，與上述實施方式1相同地，在本實施方式4中，也優選在步驟S13中留存側壁絕緣膜SW3，槽TR3的側面(側壁)由側壁絕緣膜SW3的內壁形成。

另外，在本實施方式4中，與上述實施方式2相同地，也可以使側壁絕緣膜SW1、SW2由氮化硅形成，該情況下，步驟S13b的蝕刻能夠與上述實施方式2的步驟S13相同地進行。

接著，與上述實施方式1相同地，如圖81所示，在包括槽TR3的底面及側面(側壁)上的半導體襯底SUB2的主面(主面整個面)上，即在包括槽TR1的底面及側壁上的絕緣膜IL1上，形成柵極絕緣膜用的絕緣膜GIa(圖67的步驟S14)。關于絕緣膜GIa，由于在上述實施方式1中進行了說明，所以在此省略其重復說明。此外，與上述實施方式1相同地，在形成絕緣膜GIa之前，也可以形成1nm以下的氧化硅膜來作為界面層。

接著，與上述實施方式1相同地，如圖82所示，在半導體襯底SUB2的主面上，即在絕緣膜GIa上，以埋入槽TR3內的方式形成柵電極用的導電膜(導電體膜)CD(圖67的步驟S15)。關于導電膜CD，由于在上述實施方式1中進行了說明，所以在此省略其重復說明。

接著，如圖82所示，在槽TR3內留存導電膜CD及絕緣膜GIa，并通過CMP法等除去槽TR3的外部的導電膜CD及絕緣膜GIa，從而形成柵電極GE及柵極絕緣膜GI(圖67的步驟S16)。關于步驟S16，由于本實施方式4也與上述實施方式1相同，所以在此省略其重復說明。步驟S16是在槽TR1內隔著柵極絕緣膜GI而形成柵電極GE的工序。此外，與上述實施方式1相同地，也可以使柵電極GE為金屬膜與多晶硅膜的層疊構造、或者使不同金屬膜層疊而成的構造。

留存在槽TR3內的導電膜CD成為柵電極GE，留存在槽TR3內的絕緣膜GIa成為柵極絕緣膜GI。而且，成為在柵電極GE與半導體襯底SUB2的上表面之間、柵電極GE與硅鍺層EP4的傾斜的側面SF2之間、以及柵電極GE與氮化硅膜SN3(的內表面)之間夾設有柵極絕緣膜GI的狀態。柵電極GE及柵極絕緣膜GI分別作為MISFET的柵電極及柵極絕緣膜而發揮作用。

在隔著柵極絕緣膜GI(絕緣膜GIa)位于柵電極GE下方的半導體襯底SUB2上，形成MISFET的溝道區域。另外，作為MISFET的源極或漏極發揮作用的半導體區域(雜質擴散層)，由硅鍺層EP4形成。

由此，形成p溝道型的MISFET。

在本實施方式4中，在步驟S13b中將形成在虛擬柵極GED的側壁上且位于硅鍺層EP4上的側壁絕緣膜SW2與虛擬柵極GED一同除去，并在除去后的區域(槽TR3)內形成有柵電極GE。因此，不僅能夠在虛擬柵極GED曾存在的區域內形成柵電極GE，也能夠在側壁絕緣膜SW2曾存在的區域內形成柵電極GE。由此，能夠使柵電極GE的柵長方向上的尺寸大于虛擬柵極GED的尺寸，柵電極GE的一部分(柵長方向上的兩端部側)位于硅鍺層EP4上、即搭在硅鍺層EP4上。因此，柵電極GE的柵長方向上的端部位于硅鍺層EP4上。而且，硅鍺層EP4的一部分(即源極或漏極用的半導體區域的一部分)位于柵電極GE的正下方。

以后的工序與上述實施方式1大致相同。即，如圖83所示，與上述實施方式1相同地，形成上述絕緣膜IL2，形成上述接觸孔CNT，在接觸孔CNT內形成上述插塞PG，形成上述絕緣膜IL3，并形成上述布線M1。

圖84是本實施方式4的半導體器件的主要部分剖視圖。

本實施方式4中，不是在SOI襯底上，而是在塊體的半導體襯底SUB2上形成有MISFET。在該半導體襯底SUB2上，隔著柵極絕緣膜GI而形成有柵電極GE。另外，在半導體襯底SUB2上形成有槽TR2，并在該槽TR2內作為源極-漏極用的外延層而形成有硅鍺層EP4。

即，在半導體襯底SUB2上形成有槽TR2，并在該槽TR2內埋入有源極-漏極用的外延層。埋入在該槽TR2內的源極-漏極用的外延層在p溝道型MISFET的情況下是硅鍺層EP4。如上所述，在將本實施方式4適用于n溝道型MISFET的情況下，埋入在槽TR2內的源極-漏極用的外延層是SiC層。圖84例示了p溝道型MISFET的情況，但在將本實施方式4適用于n溝道型MISFET的情況下，在圖84中，將n型阱NW替換為p型阱，將硅鍺層EP4替換為SiC層。此外，MISFET的溝道區域形成在半導體襯底SUB2的硅襯底區域(p溝道型MISFET的情況下是構成n型阱NW的單晶硅區域(硅襯底區域)、n溝道型MISFET的情況下是構成p型阱的單晶硅區域(硅襯底區域))內。

雖然硅鍺層EP4形成在柵電極GE的兩側(柵長方向上的兩側)上，但柵電極GE的柵長方向上的端部位于硅鍺層EP4上。換言之，在MISFET(將柵電極GE作為柵電極的MISFET)的柵長方向上，柵電極GE的端部位于硅鍺層EP4上。也就是說，柵電極GE的端部(柵長方向上的兩端部)搭在硅鍺層EP4上。

即，雖然柵電極GE的柵長方向上的中央部側位于沒有形成硅鍺層EP4的部分的半導體襯底SUB2上，但柵電極GE的柵長方向上的兩端部側搭在硅鍺層EP4上。也就是說，柵電極GE的中央部側(柵長方向上的中央部側)雖然不與硅鍺層EP4重疊(未在半導體襯底SUB2的厚度方向上重疊)，但柵電極GE的端部(柵長方向上的端部)與硅鍺層EP4重疊(在半導體襯底SUB2的厚度方向上重疊)。換言之，在柵電極GE的兩端部附近(柵長方向上的兩端部附近)的正下方存在硅鍺層EP4，而在柵電極GE的中央部側(柵長方向上的中央部側)的正下方不存在硅鍺層EP4(存在硅襯底區域)。

而且，雖然硅鍺層EP4形成(埋入)在半導體襯底SUB2的槽TR2內，但硅鍺層EP4的上表面處于比柵電極GE的正下方的半導體襯底SUB2的上表面高的位置上。在此，柵電極GE的正下方的半導體襯底SUB2的上表面對應于與柵電極GE下方的柵極絕緣膜GI相接觸的部分的半導體襯底SUB2的表面(上表面)，在圖84中標注了附圖標記UF2而表示為上表面UF2。

由于在硅鍺層EP4內導入了p型雜質，所以硅鍺層EP4成為作為源極或漏極發揮作用的半導體區域。柵電極GE的下部的半導體襯底SUB2成為形成有MISFET的溝道的區域(溝道形成區域)。因此，源極或漏極用的半導體區域(在此為硅鍺層EP4)的一部分位于柵電極GE的正下方。

此外，在上述實施方式1中，在SOI襯底SUB上以覆蓋半導體層EP1的方式形成有絕緣膜IL1，柵電極GE埋入在形成于絕緣膜IL1上的槽TR內。另一方面，在本實施方式4中，在半導體襯底SUB2上以覆蓋硅鍺層EP4的方式形成有絕緣膜IL1，柵電極GE埋入在形成于絕緣膜IL1上的槽TR3內。另外，在上述實施方式1中，柵極絕緣膜GI形成在槽TR的側面上及底面上，柵電極GE隔著柵極絕緣膜GI而埋入在槽TR內。另一方面，在本實施方式4中，柵極絕緣膜GI形成在槽TR3的側面上及底面上，柵電極GE隔著柵極絕緣膜GI而埋入在槽TR3內。

另外，在上述實施方式1中，半導體層EP1的側面SF1傾斜，且柵電極GE的柵長方向上的端部位于該半導體層EP1的傾斜的側面SF1上。另一方面，在本實施方式4中，硅鍺層EP4的側面SF2傾斜，且柵電極GE的柵長方向上的端部位于該硅鍺層EP4的傾斜的側面SF2上。換言之，在MISFET(將柵電極GE作為柵電極的MISFET)的柵長方向上，硅鍺層EP4的側面(柵電極GE側的側面)SF2傾斜，在MISFET(將柵電極GE作為柵電極的MISFET)的柵長方向上，柵電極GE的端部位于半導體層EP1的傾斜的側面SF2上。即，柵電極GE的端部(柵長方向上的兩端部)搭在硅鍺層EP4的傾斜的側面SF2上。

關于這樣的半導體器件，能夠獲得如下效果。

即，在步驟S4c中將硅鍺層EP4形成為摻雜了導電型雜質(形成p溝道型MISFET的情況下為p型雜質)的外延層的情況下，難以形成源極或漏極用的半導體區域(硅鍺層EP4)與虛擬柵極GED之間的重疊。因此，與本實施方式不同，在不除去虛擬柵極GED的多晶硅膜PL1而用作半導體器件的柵電極的情況下，可能會使源極或漏極用的半導體區域(硅鍺層EP4)與柵電極之間的重疊不足、而源極或漏極用的半導體區域與溝道區域之間的寄生電阻變大。

另外，作為本實施方式4的變形例，也存在如下情況：在步驟S4c中將硅鍺層EP4形成為未摻雜或以低濃度摻雜的硅鍺層之后，進行與上述步驟S5相同的p^-型半導體區域EX形成用的離子注入，然后，在步驟S6中形成側壁絕緣膜SW2之后，進行與上述步驟S7相同的p⁺型半導體區域SD形成用的離子注入。該情況下，p^-型半導體區域EX及p⁺型半導體區域SD主要形成在硅鍺層EP4上。但是，由于硅鍺層EP4的上表面處于比柵電極GE的正下方的半導體襯底SUB2的上表面高的位置上，所以通過離子注入導入的p型雜質難以擴散至虛擬柵極GED的正下方的區域，因此，難以形成源極或漏極用的半導體區域與虛擬柵極GED之間的重疊。由此，與本實施方式不同，在不除去虛擬柵極GED的多晶硅膜PL1而用作半導體器件的柵電極的情況下，可能會使源極或漏極用的半導體區域(硅鍺層EP4)與柵電極之間的重疊不足、而源極或漏極用的半導體區域與溝道區域之間的寄生電阻變大。

對此，在本實施方式4中，在步驟S13b中將在硅鍺層EP4形成后形成在虛擬柵極GED的側壁上的側壁絕緣膜SW2與虛擬柵極GED一同除去，然后形成柵電極GE。由此，不僅在虛擬柵極GED曾形成的區域內形成柵電極GE，也在側壁絕緣膜SW2曾形成的區域內形成柵電極GE。因此，柵電極GE的端部(柵長方向上的兩端部)搭在硅鍺層EP4上，且柵電極GE的柵長方向上的端部位于硅鍺層EP4上。因此，能夠可靠地確保源極或漏極用的半導體區域(硅鍺層EP4)與柵電極GE之間的重疊，能夠抑制源極或漏極用的半導體區域與溝道區域之間的寄生電阻。也就是說，在使硅鍺層EP4作為p型摻雜的外延層生長的情況下，以及，如本實施方式4的上述變形例那樣，在通過離子注入在硅鍺層EP4中形成上述p^-型半導體區域EX及p⁺型半導體區域SD的情況下，均能夠抑制寄生電阻。由此，能夠解決上述第一課題。

因此，能夠使具備MISFET的半導體器件的特性(電特性)提高。另外，由于能夠抑制因寄生電阻的值的偏差而導致的各MISFET的特性偏差。由此，能夠使半導體器件的性能提高。另外，在本實施方式4中，也能自對準地形成柵電極GE搭在硅鍺層EP4上的構造。

另外，在本實施方式4中，也為硅鍺層EP4具有傾斜面(傾斜的側面SF2)，且柵極絕緣膜GI(絕緣膜GIa)和柵電極GE沿著傾斜部(傾斜的側面SF2)而形成。由此，在槽TR3內容易均勻地形成柵極絕緣膜GI(絕緣膜GIa)的膜厚。因此，能夠消除上述第三課題所述的、MISFET的耐壓降低的不良。

另外，在本實施方式4中，也能夠使槽TR3的口徑大于虛擬柵極GED的長度。因此，如圖81所示，由于可以確保縱橫比(能夠縮小槽TR3的縱橫比)，所以即使在槽TR3內堆積成為柵電極GE的導電膜CD的情況下，也難以產生空缺。因此，能夠消除上述第四課題所述的不良。

進一步地，在本實施方式4的MISFET中，也由于柵電極GE的上部長度(與柵電極GE的下部長度相比)較長，所以能夠使柵電極GE整體的體積增加，因此，能夠實現柵電極GE的低電阻化。

以上，基于實施方式具體說明了本發明人所研發的發明，但本發明并不限定于所述實施方式，當然能夠在不脫離其主旨的范圍內進行各種變更。

附圖標記的說明

BOX1 絕緣層

BR 阻隔導體膜

CD 導電膜

CNT 接觸孔

EG 端部

EG1、EG2、EG3、EG4 角部

EP1、EP2、EP3 半導體層

EP4 硅鍺層

EX n^-型半導體區域

GE、GE101、GE102 柵電極

GED 虛擬柵極

GI、GI101、GI102 柵極絕緣膜

GIa 絕緣膜

GID 絕緣膜

IL1、IL2、IL3 絕緣膜

IL101 層間絕緣膜

M1 布線

ME 金屬膜

MC1 主導體膜

PG 插塞

PL1 多晶硅膜

NW n型阱

SD n⁺型半導體區域

SF1、SF1a、SF2 側面

SIL 金屬硅化物層

SM1、SM2 半導體層

SN1、SN2、SN101、SN103 氮化硅膜

SN3 襯墊膜

SO1、SO2、SO103 氧化硅膜

SO3 絕緣膜

SUB SOI襯底

SUB1 襯底

SUB2 半導體襯底

SW1、SW1a、SW2、SW2a、SW3、SW4、SW4a、SW4b 側壁絕緣膜

TR、TR1、TR2、TR3、TR101 槽

UF1、UF2 下表面

WT 布線槽