一種n溝道非易失性閃存器件及其編譯、擦除和讀取方法
【技術領域】
[0001]本發明涉及半導體存儲器技術領域，更具體地，涉及一種具有N型摻雜溝道的非易失性閃存器件及其編譯、擦除和讀取方法。
【背景技術】
[0002]對于NOR閃存記憶單元，限制其尺寸繼續縮減的最重要因素是柵長的進一步縮短。這主要是由于NOR閃存記憶單元所采用的溝道熱電子(CHE)注入的編譯方式要求器件漏端有一定的電壓，而這一電壓對源漏端的穿透有很大的影響。因此，對于短溝道器件來講，溝道熱電子(CHE)注入方式并不適用。另外一個問題是與NAND和AND數據存儲器件相比，NOR閃存受到了編譯率的限制。根據文獻“G.Servalli，et al.，IEDM Tech.Dig.，35_1，2005”預測，傳統閃存結構柵長縮小的物理極限是130nm。
[0003]Shuo Ji Shukuri 等人發表的文章“A 60nm NOR Flash Memory Cell TechnologyUtilizing Back Bias Assisted Band-to—Band Tunneling Induced Hot ElectronInject1n (B4_Flash) ” 提到了 B4_Flash Memory 器件尺寸縮小的原理:
[0004]請參閱圖1a?圖lc，圖1a?圖1c是一種現有的P溝道M-Flash Memory (非易失性閃存)的原理示意圖，其顯示在背柵偏壓協助下的BTBT-HE(帶帶隧穿熱電子)產生模型。其中，圖1a表明BTBT-HE產生需要經過兩個步驟:(I)BTBT的產生靠柵極電壓Vg和漏端電壓Vd所產生的垂直電場Vg-Vd來控制；(2)已經產生的耗盡層(deplet1n layer)中的BTBT電子由漏端電壓Vd和襯底偏壓Vb所產生的結電場(Vd-Vb)來加速。源端因為加了 1.8V的電壓Vs，結電場和垂直電場都被削弱，導致編譯被抑制。在這樣的背柵偏壓對BTBT-HE加速的協助下，源漏端的電壓差可以很小，這樣可以保證器件尺寸能夠縮小。圖1b為漏端的能帶圖，圖1c為源端的能帶圖，可見BTBT被1.8V的源端電壓所抑制。
[0005]現有的B4-Flash技術是p溝道閃存，它存在的問題是:當關鍵尺寸縮小到60nm以下時，工藝制造將變得困難，例如會遇到無法解決的擦除飽和等問題。
【發明內容】
[0006]本發明的目的在于克服現有技術存在的上述缺陷，提供一種N溝道非易失性閃存器件及其編譯、擦除和讀取方法，能夠克服現有P溝道B4_Flash存在的擦除飽和問題，并可通過使用低功耗的編程及擦除方法，解決現有的溝道熱電子注入編程功耗高的問題。
[0007]為實現上述目的，本發明的技術方案如下:
[0008]一種N溝道非易失性閃存器件，包括:
[0009]P型硅襯底，所述襯底中具有N型摻雜的源端、漏端和N溝道；以及
[0010]建立在所述源端、漏端之間的所述襯底上的柵極結構，所述柵極結構自下而上依次包括柵氧化層、多晶硅浮柵、第一二氧化硅層、氮化硅層、第二二氧化硅層和多晶硅控制柵，所述多晶硅浮柵用于存儲電荷；
[0011]其中，當所述N溝道非易失性閃存器件編譯時，通過對所述控制柵施加負的柵極電壓，對所述漏端施加正的漏端電壓，對所述源端接地，對所述襯底施加負的襯底偏壓，在所述控制柵與漏端之間交疊區耗盡層產生的電勢差使漏端電子能帶彎曲，引起空穴的從價帶量子隧穿到導帶的帶帶隧穿效應，隧穿到導帶的空穴在負的襯底偏壓引起的耗盡區的電場作用下被加速，在靠近漏端處的耗盡層邊緣獲得足夠的能量克服襯底硅與柵氧化層之間勢皇，注入到多晶硅浮柵導致閾值電壓降低完成編譯。
[0012]優選地，所述柵氧化層的厚度為4?10nm，所述多晶娃浮柵的厚度為50?150nm，所述第一二氧化硅層的厚度為2?4nm，所述氮化硅層的厚度為6?8nm，所述第二二氧化娃層的厚度為2?4nm，所述控制柵的厚度為150?200nmo
[0013]優選地，所述控制柵的柵長為不超過58nm。
[0014]優選地，在所述N溝道非易失性閃存器件編譯時，對所述控制柵施加-5?-6v的柵極電壓，對所述漏端施加5?6v的漏端電壓，對所述源端施加Ov接地，對所述襯底施加-5?-6V的襯底偏壓。
[0015]—種N溝道非易失性閃存器件的編譯、擦除和讀取方法，所述N溝道非易失性閃存器件包括:P型硅襯底，所述襯底中具有N型摻雜的源端、漏端和N溝道；以及建立在所述源端、漏端之間的所述襯底上的柵極結構，所述柵極結構自下而上依次包括柵氧化層、多晶硅浮柵、第一二氧化硅層、氮化硅層、第二二氧化硅層和多晶硅控制柵，所述多晶硅浮柵用于存儲電荷；
[0016]該編譯方法包括:利用帶帶隧穿熱空穴注入機制進行，對所述控制柵施加負的柵極電壓，對所述漏端施加正的漏端電壓，對所述源端接地，對所述襯底施加負的襯底偏壓，在所述控制柵與漏端之間交疊區耗盡層產生的電勢差使漏端電子能帶彎曲，引起空穴的從價帶量子隧穿到導帶的帶帶隧穿效應，隧穿到導帶的空穴在負的襯底偏壓引起的耗盡區的電場作用下被加速，在靠近漏端處的耗盡層邊緣獲得足夠的能量克服襯底硅與柵氧化層之間勢皇，注入到多晶硅浮柵導致閾值電壓降低完成編譯；
[0017]該擦除方法包括:利用溝道FN隧穿擦除機制進行，對所述控制柵施加正的柵極電壓，對所述源端施加負的源端電壓，對所述漏端施加與源端電壓相同的負的漏端電壓，使電子在所述控制柵與源、漏端之間的電壓所產生的電場作用之下，進行FN電子隧穿注入到所述多晶硅浮柵中完成擦除；
[0018]該讀取方法包括:對所述漏端施加正的漏端電壓，對所述源端接地，對所述控制柵施加大于漏端電壓的正的柵極電壓。
[0019]優選地，在所述N溝道非易失性閃存器件編譯時，對所述控制柵施加-5?-6v的柵極電壓，對所述漏端施加5?6v的漏端電壓，對所述源端施加Ov接地，對所述襯底施加-5?-6V的襯底偏壓。
[0020]優選地，在所述N溝道非易失性閃存器件擦除時，對所述控制柵施加12?16v的柵極電壓，對所述源、漏端分別施加-3?-4v的相同電壓。
[0021]優選地，在所述N溝道非易失性閃存器件讀取時，對所述漏端施加Iv的漏端電壓，對所述源端施加Ov接地，對所述控制柵施加3.5v的柵極電壓。
[0022]優選地，所述柵氧化層的厚度為4?10nm，所述多晶娃浮柵的厚度為50?150nm，所述第一二氧化硅層的厚度為2?4nm，所述氮化硅層的厚度為6?8nm，所述第二二氧化娃層的厚度為2?4nm，所述控制柵的厚度為150?200nmo
[0023]優選地，所述控制柵的柵長為不超過58nm。
[0024]本發明的有益效果在于:
[0025]第一，利用背柵負偏壓來加速BTBT空穴，能夠為閃存器件關鍵尺寸的縮小作出貢獻，可使傳統的浮柵晶體管器件結構擁有更小的柵長。
[0026]第二，能夠克服傳統的P溝道B4_Flash的工藝難題如擦除飽和等問題。一般的η溝道Flash解決擦除飽和只要在控制柵進行P型雜質的注入，以減少控制柵的電子富余即可。但P溝道的M-Flash控制柵本身就是P型摻雜，故此方法失效。如果使用本發明的η溝道B4-Flash，則可以利用此方法解決擦除飽和問題。也就是說，η溝道的B4_Flash比p溝道的B4-Flash更容易制造。
[0027]第三，在編程時通過對控制柵加負偏壓，此時器件關斷，編程電流小；在溝道FN擦除時也不會打開器件，功耗也小。
【附圖說明】
[0028]圖1a?圖1c是現有的一種p溝道B4_Flash Memory的原理示意圖；圖中deplet1n layer表示耗盡層，ono表示柵極結構中的氧化物_氮化物_氧化物層，BTBT-HE表示帶帶隧穿熱電子；
[0029]圖2是本發明一較佳實施例中的一種N溝道非易失性閃存器件的結構示意圖；
[0030]圖3是本發明一較佳實施例對圖2的N溝道非易失性閃存器件進行編譯的原理示意圖；
[0031]圖4是本發明一較佳實施例對圖2的N溝道非易失性閃存器件進行編譯時的電子能帶圖；
[0032]圖5是本發明一較佳實施例對圖2的N溝道非易失性閃存器件進行擦除時的電子能帶圖。
【具體實施方式】
[0033]下面結合附圖，對本發明的【具體實施方式】作進一步的詳細說明。
[0034]需要說明的是，在下述的【具體實施方式】中，在詳述本發明的實施方式時，為了清楚地表示本發明的結構以便于說明，特對附圖中的結構不依照一般比例繪圖，并進行了局部放大、變形及簡化處理，因此，應避免以此作為對本發明的限定來加以理解。
[0035]在以下本發明的【具體實施方式】中，請參閱圖2，圖2是本發明一較佳實施例中的一種N溝道非易失性閃存器件的結構示意圖。如圖2所示，本發明的一種N溝道非易失性閃存器件，包括:P型硅襯底I以及建立在所述襯底I上的柵極結構。所述襯底I中具有N型摻雜的源端2、漏端7和N型摻雜的溝道9。所述柵極結構建立在源端2、漏端7之間的所述襯底I上，所述柵極結構自下而上依次包括柵氧化層3、多晶硅浮柵4、0N0介質層5和多晶硅控制柵6。所述多晶硅浮柵4用作存儲電荷時的介質。其中的柵氧化層3可采用例如二氧化硅沉積形成。所述ONO介質層5自下而上包括第一二氧化硅層、氮化硅層和第二二氧化硅層，形成一個“三明治”型的介質結構層。在襯底I中的所述控制柵6與源、漏端2、7之間的交疊區具有耗盡層8，圖中以黑色虛線表示出其邊界。
[0036]請繼續參閱圖2。作為一優選的實施方式，本發明N溝道非易失性閃存器件的所述柵氧化層3的厚度可為4?10nm，所述多晶娃浮柵4的厚度可為50?150nm，所述ONO介質層5中的所述第一二氧化娃層的厚度可為2?4nm、所述氮化娃層的厚度可為6?8nm、所述第二二氧化娃層的厚度可為2?4nm，所述控制柵6的厚度可為150?200nm。并且，所述控制柵6的柵長可為不超過58nm。作為一較佳實施例，本發明一 N溝道非易失性閃存器件的結構尺寸可為:柵氧化層厚8nm，多晶硅浮柵厚90nm，第一二氧化硅層厚3nm，氮化硅層厚6.5nm，第二二氧化娃層厚3nm，控制柵厚175nm，柵長為58nm。
[0037]下面對本發明上述一種N溝道非易失性閃存器件的編譯、擦除和讀取方法進行詳細說明。
[0038]請參閱圖3，圖3是本發明一較佳實施例對圖2的N溝道非易失性閃存器件進行編譯的原理示意圖，其通過在圖2的N溝道非易失性閃存器件結構基礎上進行說明。本發明采取的編譯