一種改善深亞微米級閃存器件耦合率的溝槽氧化物的刻蝕方法
【專利摘要】本發明方法提出一種改善深亞微米級閃存器件耦合率的溝槽氧化物的刻蝕方法，采用第一干法刻蝕+濕法腐蝕+第二干法刻蝕組合，利用干法刻蝕有效克服填充氧化物密度不均勻的特點，由第一干法刻蝕將溝槽內開口處密度疏松區域的氧化物去除，使后續刻蝕的氧化物界面保持高度相同，且密度均勻一致，然后通過濕法腐蝕去除由第一干法刻蝕造成的多晶浮柵側壁的氧化物側墻，使該部分側壁完全沒有氧化物覆蓋，再由第二干法刻蝕實現高度一致的溝槽內氧化物底部，以及統一形貌的保護遂穿氧化層的多晶浮柵側壁底部的氧化物側墻，ONO淀積，形成一致的由ONO與多晶浮柵接觸組成的ONO電容，從而實現改善深亞微米級閃存器件的耦合率，提升產品合格率和使用壽命的目的。
【專利說明】
一種改善深亞微米級閃存器件耦合率的溝槽氧化物的刻蝕方法
技術領域
[0001]本發明涉及集成電路制造技術領域，特別涉及一種改善深亞微米級閃存器件耦合率的溝槽氧化物的刻蝕方法。
【背景技術】
[0002]集成電路制程在不斷發展，器件的特征尺寸也不斷減小，亞微米和深亞微米級閃存器件的技術日益成熟，多晶浮柵極晶體管作為閃存器件存儲數據的重要結構，市場對其性能提升的要求頗為迫切。
[0003]圖1是作為基本存儲單元(cell)的多晶浮柵極晶體管的基本結構。
[0004]如圖所示，每個多晶浮柵極晶體管都是三端器件，分別為源極1、漏極2和柵極3，與場效應管的工作原理相同，主要是通過外加電壓Vcg，利用電場的效應來控制源極與漏極之間的通斷。不同的是，場效應管為單柵極結構，而多晶浮柵極晶體管為雙多晶柵極結構，即在多晶柵極3與硅襯底Sub之間增加了一個多晶浮柵極5。多晶浮柵極5的上界面和多晶柵極3之間有由氮化物夾在兩層二氧化硅材料之間構成ONO層4，是可以存儲電荷的電荷勢阱，多晶浮柵極5的下界面和娃襯底Sub之間為隧穿氧化層6-Tunnel Oxide Jfg為浮柵的親合電位，其數值大小、一致性和離散程度決定閃存器件的耦合率、合格率以及使用壽命，與閃存器件的性能密切相關。
[0005]Vfg = Vcg*[Cono/(Cono+Ctun)] (I)
[0006]其中:(:_為0從)電容，Ctun為遂穿氧化層電容。
[0007]從公式(I)可知，Vfg與Cqnq有關，Ctun不變的情況下，增加Cqnq可以增加Vfg。然而增加(:_需要增加ONO電容的面積。
[0008]為了提高器件耦合率，業界通過引入溝槽氧化物刻蝕CRS-Cell Recess OxideEtch增加ONO層電容來實現的。通過CRS工藝，暴露出多晶浮柵的側壁，然后覆蓋以ONO層，就能夠在多晶浮柵極表面積一定，即Ctun不變的情況下，通過增加的0Ν0與多晶浮柵側壁的接觸面積，增加0Ν0電容。
[0009]在深亞微米級自對準多晶閃存工藝中，硅片經過CMP露出多晶浮柵和溝槽氧化物的平整表面，然后采用CRS工藝對填滿由STI和相鄰兩個多晶浮柵、隧穿氧化層共同組成的溝槽的氧化物進行刻蝕，部分去除位于溝槽頂部的多晶浮柵側壁的氧化物，以增加后續淀積的0Ν0與多晶浮柵側壁的接觸面積。
[0010]現有技術的CRS工藝主要有三種具體解決方案，如圖2所示。
[0011]1.單一的干法刻蝕，一次性完成刻蝕，如圖2a所示；
[0012]2.單一的濕法腐蝕，一次性完成腐蝕，如圖2b所示；
[0013]3.先濕法腐蝕，然后干法刻蝕，如圖2c所示。
[0014]顯然，前兩類方案存在明顯不足。采用單一的干法CRS刻蝕，由于干法刻蝕是垂直向下的各向異性刻蝕，會在多晶浮柵I的兩邊產生氧化物側墻(OX fence)2，減少了多晶浮柵側壁的有效暴露面積，使得ONO電容面積的增幅減小。而采用單一的濕法CRS腐蝕，由于濕法的各向同性腐蝕，容易滲透到多晶浮柵底部，侵蝕隧穿氧化層。
[0015]先濕法腐蝕后干法刻蝕的第三類CRS工藝是實際經驗的有益總結，避免了上述兩類方案的不足。該類CRS工藝處理溝槽內氧化物的刻蝕，主要通過調節濕法和干法兩者去除氧化物深度的比例來控制多晶浮柵的柵極側壁的形貌，實現滿足增加多晶浮柵側壁暴露面積的同時，保留合適的氧化物側墻(OX fence)防止遂穿氧化層被侵蝕。
[0016]但隨著深亞微米技術的步入和不斷深入，為滿足器件尺寸線寬微縮化，集成電路制程引入硬掩膜，使溝槽得以進一步向高深寬比形貌發展。與之配套的，為改善溝槽內氧化物的填充質量，上述高深寬比的溝槽的氧化物填充由HDP或HARP完成。實際操作發現，對于深亞微米級的高深寬比溝槽的氧化物刻蝕，采用先濕法腐蝕后干法刻蝕的第三類CRS工藝方案所生產的多晶浮柵極晶體管，其耦合電位Vf g大小不一，耦合率差，且數值分布離散，合格率較低。經分析發現，這是由于該工藝方案刻蝕造成了溝槽內氧化物的底部高低存在差異，多晶浮柵的氧化物側墻(OX fence)形貌不一，實際ONO與多晶浮柵側壁接觸面積不均勻的后果所引起的。
[0017]可見，現有的CRS工藝已經不能滿足深亞微米級閃存產品對于耦合性能的要求。因此需要開發一種新的溝槽氧化物刻蝕方法，減少溝槽內氧化物底部高度差異，統一多晶浮柵的氧化物側墻的形貌，均勻ONO與多晶浮柵側壁接觸面積，從而實現改善深亞微米級閃存器件的耦合率，提升產品合格率和使用壽命的最終目的。
【發明內容】
[0018]本發明所要解決的技術問題是減少溝槽內氧化物底部高度差異，統一多晶浮柵的氧化物側墻，均勻ONO與多晶浮柵側壁接觸面積，從而實現改善深亞微米級閃存器件的耦合率，提升產品合格率和使用壽命的最終目的。
[0019]為解決上述技術問題，本發明提出一種改善深亞微米級閃存器件耦合率的溝槽氧化物的刻蝕方法，閃存器件包含多個多晶浮柵晶體管，多晶浮柵位于有源區內的隧穿氧化層上方，且與STI—一間隔排列，氧化物填滿由STI及其相鄰的兩個多晶浮柵和隧穿氧化層共同組成的溝槽，經CMP研磨，硅片表面形成暴露出多晶浮柵和溝槽氧化物的，且距離有源區界面的高度為H的平整表面，后進行溝槽氧化物刻蝕，形成多晶浮柵底部側邊的氧化物側墻，隨后淀積ONO層，ONO層與多晶浮柵形成ONO電容，其特征在于，所述溝槽氧化物刻蝕分三步完成，具體步驟包括:
[0020]步驟SOl:第一干法刻蝕，刻蝕后溝槽內氧化物去除高度為hi;
[0021 ]步驟S02:濕法腐蝕，溝槽氧化物去除高度為h2;
[0022]步驟S03:第二干法刻蝕，形成氧化物側墻，溝槽氧化物去除高度為h3。
[0023]可選的，所述填滿由多晶浮柵、遂穿氧化層和STI共同組成的溝槽的氧化物為Si02；
[0024]優選的，所述填滿溝槽的Si02是由HARP或者HDP反應生成；
[0025]可選的，步驟SOl所述的第一干法刻蝕去掉溝槽氧化物的高度hi由所述氧化物填充時產生的缺陷在溝槽內存留的最低位置決定；
[0026]優選的，所述氧化物在填充產生的缺陷為空隙，由縫隙或空洞組成；
[0027]可選的，步驟S02所述濕法腐蝕去除溝槽氧化物的高度h2由所述CMP后溝槽氧化物相對于有源區界面的高度H與第一干法刻蝕去除高度hi和氧化物側墻高度之和的差值決定；
[0028]優選的，所述氧化物側墻的高度為250A?350A;
[0029]優選的，所述濕法腐蝕中腐蝕液為NH40F/HF/H20;
[0030]可選的，步驟S03所述的第二干法刻蝕去除溝槽內氧化物高度h3為250A?400A;[0031 ] 優選的，所述干法刻蝕均由刻蝕時間調控，使用C4F6/02/Ar的刻蝕氣體組合進行刻蝕。
[0032]分析現有技術中先濕法后干法刻蝕結合的CRS工藝，如圖3所示。圖3a表示了填充溝槽氧化物時可能產生的缺陷。高深寬比溝槽氧化物I的填充是由HDP或HARP完成的。HDP和HARP是高密度氧化物淀積，在填充高深寬比的溝槽時，氧化物在溝槽內部各向生長，有填充孔隙2在溝槽內中上部區域形成。退火后孔隙雖基本消除，但中間區域致密度依然不均勻，后經多晶CMP，多晶浮柵上部以及溝槽頂部的氧化物被去除，溝槽的高度降低，該類聚集在溝槽內中間區域的密度松散的氧化物被暴露在溝槽開口附近。
[0033]圖3b，完成濕法腐蝕。雖然腐蝕速率一定，但腐蝕液易于滲透入密度松散的氧化物，因此腐蝕速度快于致密區域的氧化物。于是在存在孔隙缺陷的溝槽內的中部區域出現腐蝕凹坑(Concave)，其氧化物底部明顯低于沒有孔隙缺陷的溝槽，使各溝槽內氧化物底部的高度高低不一，多晶浮柵3的柵極側壁所暴露的面積也大小不同。圖3c，完成干法刻蝕。干法刻蝕是由時間控制的各向異性刻蝕，所去除溝槽內氧化物的高度相同，延續溝槽內氧化物底部高度差異，刻蝕后形成不同形貌的氧化物側墻4(OX fence)。圖3d，完成ONO 5淀積。由于現有技術的CRS工藝造成多晶浮柵I的柵極側壁暴露面積不同，ONO電容大小也出現差異，因此不同多晶浮柵極晶體管的耦合率不同，造成整個閃存器件耦合性能差。
[0034]針對現有技術先濕法后干法刻蝕結合的CRS工藝刻蝕后造成溝槽內氧化物底部的高度高低不一，多晶浮柵的氧化物側墻形貌不一，ONO電容大小不同的結果，本發明提出一種新的溝槽氧化物刻蝕方法。針對深亞微米級器件溝槽氧化物的填充工藝，本發明采用干法刻蝕+濕法腐蝕+干法刻蝕的組合:第一干法刻蝕將溝槽內開口處密度較疏松區域的氧化物去除，使后續濕法開始腐蝕時溝槽內氧化物的界面不僅高度相同，而且密度均勻一致;隨后的濕法腐蝕，利用其各向同性的特點，將第一干法刻蝕遺留的溝槽開口處多晶浮柵側壁的氧化物側墻去除，使該部分多晶浮柵側壁完全暴露，并統一腐蝕氧化物降至防止遂穿氧化層侵蝕所需的高度;第二干法刻蝕，利用其各向異性的特點，在多晶浮柵側壁形成形貌一致的保護遂穿氧化層氧化物側墻，得到均一高度的溝槽內氧化物底部，再淀積ONO，得到大小一致的ONO電容。
[0035]與現有技術相比，本發明方法將溝槽氧化物填充時產生的，位于溝槽開口中間區域的密度松散的氧化物，利用干法刻蝕有效克服填充氧化物密度不均勻的特點將其去除，避免了現有技術中的濕法腐蝕由于酸液在不同密度氧化物滲透率不同，腐蝕快慢不均形成的腐蝕溝槽底部氧化物高度不一，最終得到均一高度的溝槽內氧化物底部。
[0036]綜上所述，本發明采用干法刻蝕+濕法腐蝕+干法刻蝕的組合，利用干法刻蝕可以有效克服填充氧化物密度不均勻的特點，通過第一干法刻蝕將去除溝槽內開口處密度較疏松區域的氧化物，使后續刻蝕的氧化物的界面不僅高度相同，而且密度均勻一致，然后通過濕法腐蝕和第二干法刻蝕實現高度一致的溝槽內氧化物底部，以及統一形貌的的多晶浮柵的氧化物側墻，ONO淀積后形成一致的由ONO層與多晶浮柵接觸形成的ONO電容，從而實現改善深亞微米級閃存器件的耦合率，提升產品合格率和使用壽命的最終目的。
【附圖說明】
[0037]圖1是多晶浮柵級晶體管的截面結構示意圖。。
[0038]圖2a?2c是現有技術不同CRS工藝方案的示意圖。
[0039]圖3a?3d是現有技術先濕法腐蝕后干法刻蝕的CRS工藝的過程示意圖。
[0040]圖4a?4e是本發明的溝槽氧化物刻蝕的過程示意圖
【具體實施方式】
[0041]為使本發明的內容更加清楚易懂，以下結合說明書附圖，對本發明的內容作進一步說明。當然本發明并不局限于該具體實施例，本領域內的技術人員所熟知的一般替換也涵蓋在本發明的保護范圍內。
[0042]其次，本發明利用示意圖進行詳細的表述，在詳述本發明實例時，為了便于說明，示意圖不依照一般比例局部放大，不應以此作為對本發明的限定。
[0043]下面結合說明書附圖對本發明的實施例進一步說明。
[0044]本實施例采用深亞微米級自對準多晶閃存工藝。
[0045]如圖4a所示，硅片上閃存器件包含多個多晶浮柵晶體管，多晶浮柵2位于有源區內的隧穿氧化層I的上方，且與STI—一間隔排列，氧化物3填滿由STI以及其相鄰兩個多晶浮柵、隧穿氧化層共同組成的溝槽。溝槽氧化物的填充是由HDP或HARP完成的。HDP和HARP是高密度氧化物淀積，在高深寬比的溝槽的填充時，氧化物在溝槽內部各向生長，有填充孔隙在溝槽內中上部區域形成。退火后孔隙雖基本消除，但中間區域仍然致密度不均勻，經多晶CMP后，在硅片表面形成暴露多晶浮柵和溝槽氧化物的平整表面，多晶浮柵上部以及溝槽頂部的氧化物被去除，溝槽的高度降低，該類聚集在溝槽內對密度松散的氧化物4暴露在靠近溝槽開口區域。
[0046]本實施例中，CMP后多晶浮柵3的厚度為900A，其下方遂穿氧化層I的厚度為100A，暴露出多晶浮柵和溝槽氧化物的平整表面距離有源區界面的高度H為1000A。
[0047]本實施例中，通過SEM檢測經酸液浸泡的切片確定，HARP填充產生的孔隙的最低位置。其高度距離CMP后的溝槽開口為250A?300A。
[0048]如圖4b所示，第一干法刻蝕去除了溝槽內開口處密度較疏松區域的氧化物。根據SEM結果確定第一干法刻蝕去除氧化物的高度hi為300A。利用干法刻蝕能有效克服填充氧化物密度不均勻的特點，使用C4F6/02/Ar的刻蝕氣體組合進行時間控制刻蝕，去除密度不均勻的氧化物，同時實現刻蝕后各溝槽內氧化物高度相同。由于干法刻蝕各向異性的特點，該步工藝完成后多晶浮柵側壁形成氧化物側墻5a，多晶浮柵側壁仍被氧化物覆蓋。
[0049]如圖4c所示，濕法腐蝕氧化物。利用濕法腐蝕各向同性的特點，將第一干法刻蝕遺留的距溝槽開口 300A范圍內多晶浮柵側壁上氧化物側墻5a去除，使該部分多晶浮柵側壁完全暴露，同時繼續腐蝕氧化物降至防止遂穿氧化層侵蝕所需的高度范圍。
[0050]本實施例中，結合產品所需ONO電容大小以及防止遂穿氧化層侵蝕的要求，所需的氧化物側墻高度為250?300A，因此，本實施例濕法腐蝕氧化層高度h2為:(CMP后多晶浮柵厚度+遂穿氧化層厚度)_(第一干法刻蝕去除氧化物高度+氧化物側墻高度)=(900+100)-(300+300) =400A。由于被腐蝕的氧化物密度一致，所以腐蝕后各溝槽內氧化物高度仍然相同
[0051 ]如圖4d所示，第二干法刻蝕，刻蝕氧化物h3為300A，形成氧化物側墻5b。刻蝕結果，氧化物側墻5b高度為250A。各溝槽內氧化物底部高度一致，多晶浮柵的氧化物側墻的形貌也保持一致。
[0052]如圖4e所示，淀積ONO層。由于多晶浮柵的側壁暴露在氧化層側墻外的面積相同，故而與ONO層6接觸所形成的ONO電容的大小也保持一致。因此，浮柵晶體管的耦合電位Vf g數值的一致性和離散程度能得到保證，實現改善耦合率。而且由于刻蝕后溝槽內氧化物底部尚度相等，對于后道的制程也提供了良好的基礎，這進一步有利于提尚廣品合格率以及使用壽命。
[0053]綜上所述，本發明采用干法刻蝕+濕法腐蝕+干法刻蝕的組合，利用干法刻蝕可以有效克服填充氧化物密度不均勻的特點，通過第一干法刻蝕將去除溝槽內開口處密度較疏松區域的氧化物，使后續刻蝕的氧化物的界面不僅高度相同，而且密度均勻一致，然后通過濕法腐蝕和第二干法刻蝕實現高度一致的溝槽內氧化物底部，以及統一形貌的的多晶浮柵的氧化物側墻，ONO淀積后形成一致的由ONO層與多晶浮柵接觸形成的ONO電容，從而實現改善深亞微米級閃存器件的耦合率，提升產品合格率的最終目的。
[0054]上述描述僅是對本發明實施例的描述，并非對本發明范圍的任何限定，本發明領域的普通技術人員根據上述揭示內容做的任何變更、修飾，均屬于權利要求書的保護范圍。
【主權項】
1.一種改善深亞微米級閃存器件耦合率的溝槽氧化物的刻蝕方法，閃存器件包含多個多晶浮柵晶體管，多晶浮柵位于有源區內的隧穿氧化層上方，且與STI—一間隔排列，氧化物填滿由STI及其相鄰的兩個多晶浮柵和隧穿氧化層共同組成的溝槽，經CMP研磨，硅片表面形成暴露出多晶浮柵和溝槽氧化物的，且距離有源區界面的高度為H的平整表面，后進行溝槽氧化物刻蝕，形成多晶浮柵底部側邊的氧化物側墻，隨后淀積ONO層，ONO層與多晶浮柵形成ONO電容，其特征在于，所述溝槽氧化物刻蝕分三步完成，具體步驟包括: 步驟SOI:第一干法刻蝕，溝槽氧化物去除高度為hi; 步驟S02:濕法腐蝕，溝槽氧化物去除高度為h2 ； 步驟S03:第二干法刻蝕，形成氧化物側墻，溝槽氧化物去除高度為h3。2.如權利要求1所述的一種改善深亞微米級閃存器件耦合率的溝槽氧化物的刻蝕方法，其特征在于，所述填滿由多晶浮柵、遂穿氧化層和STI共同組成的溝槽的氧化物為Si02。3.如權利要求2所述的一種改善深亞微米級閃存器件耦合率的溝槽氧化物的刻蝕方法，其特征在于，所述填滿溝槽的Si02是由HARP或者HDP反應生成。4.如權利要求1所述的一種改善深亞微米級閃存器件耦合率的溝槽氧化物的刻蝕方法，其特征在于，步驟SOl所述的第一干法刻蝕去掉溝槽氧化物的高度hi由所述氧化物填充時產生的缺陷在溝槽內存留的最低位置決定。5.如權利要求4所述的一種改善深亞微米級閃存器件耦合率的溝槽氧化物的刻蝕方法，其特征在于，所述氧化物在填充產生的缺陷為空隙，由縫隙或空洞組成。6.如權利要求1所述的一種改善深亞微米級閃存器件耦合率的溝槽氧化物的刻蝕方法，其特征在于，步驟S02所述濕法腐蝕去除溝槽氧化物的高度h2由所述CMP后溝槽氧化物相對于有源區界面的高度H與第一干法刻蝕去除高度hi和氧化物側墻高度之和的差值決定。7.如權利要求6所述的一種改善深亞微米級閃存器件耦合率的溝槽氧化物的刻蝕方法，其特征在于，所述氧化物側墻的高度為250A?350A。8.如權利要求6所述的一種改善深亞微米級閃存器件耦合率的溝槽氧化物的刻蝕方法，其特征在于，所述濕法腐蝕中腐蝕液為NH40F/HF/H20。9.如權利要求1所述的一種改善深亞微米級閃存器件耦合率的溝槽氧化物的刻蝕方法，其特征在于，步驟S03所述的第二干法刻蝕去除溝槽內氧化物高度h3為250A?400A。10.如權利要求4或9所述的一種改善深亞微米級閃存器件耦合率的溝槽氧化物的刻蝕方法，其特征在于，所述干法刻蝕均由刻蝕時間調控，使用C4F6/02/Ar的刻蝕氣體組合進行刻蝕。
【文檔編號】H01L21/311GK105826326SQ201610163759
【公開日】2016年8月3日
【申請日】2016年3月22日
【發明人】黃海輝, 楊渝書, 喬夫龍, 李程
【申請人】上海華力微電子有限公司