半導體器件及其制造方法、具有其的存儲單元和電子設備的制造方法

半導體器件及其制造方法、具有其的存儲單元和電子設備的制造方法
【專利摘要】一種半導體器件包括：半導體襯底，包括多個有源區以及用于隔離多個有源區的器件隔離區；以及掩埋位線和埋柵電極，形成在半導體襯底中。器件隔離區包括在第一方向上延伸的第一器件隔離區以及在與第一方向交叉的第二方向上延伸且具有形成在其中的屏蔽柱的第二器件隔離區。
【專利說明】半導體器件及其制造方法、具有其的存儲單元和電子設備
[0001]相關申請的交叉引用
[0002]本申請要求2015年4月20日提交的第10-2015-0055446號韓國專利申請的優先權，該韓國專利申請通過引用整體合并于此。
技術領域
[0003]本發明的示例性實施例涉及一種半導體器件，更具體地，涉及一種具有空氣隙的半導體器件、用于制造其的方法、具有其的存儲單元和具有其的電子設備。
【背景技術】
[0004]隨著半導體器件高度集成，相鄰導電結構之間的寄生電容對半導體器件的性能產生很大影響。

【發明內容】

[0005]本發明的實施例針對一種能夠抑制經過柵極效應的半導體器件以及用于制造其的方法。
[0006]根據本發明的一個實施例，半導體器件可以包括:半導體襯底，具有多個有源區和用于將多個有源區彼此隔離的器件隔離區；以及掩埋位線和埋柵電極，形成在半導體襯底中，其中，器件隔離區包括在第一方向上延伸的第一器件隔離區和在與第一方向交叉的第二方向上延伸且具有屏蔽柱的第二器件隔離區。屏蔽柱可以電耦接至半導體襯底。屏蔽柱可以包括用硼摻雜的多晶硅。半導體器件還可以包括在第一方向上延伸的第一隔離溝槽，其中，第一器件隔離區形成在第一隔離溝槽中。半導體器件可以包括在第二方向上延伸的第二隔離溝槽，其中，第二器件隔離區形成在第二隔離溝槽中。第二器件隔離區可以包括:內襯，形成在第二隔離溝槽的側壁上；以及隔離介電層，覆蓋屏蔽柱，其中，內襯可以定位在屏蔽柱與第二隔離溝槽的側壁之間。半導體器件還可以包括具有底表面、第一側表面和與第一側表面相對的第二側表面的柵極溝槽，其中，埋柵電極可以形成在柵極溝槽中。柵極溝槽可以包括:第一溝槽，在第二方向上延伸；以及第二溝槽和第三溝槽，每個從第一溝槽延伸出，且在第一方向上延伸。埋柵電極可以包括:第一電極，掩埋在柵極溝槽的第一溝槽中；第二電極，掩埋在柵極溝槽的第二溝槽中；以及第三電極，掩埋在柵極溝槽的第三溝槽中。半導體器件還可以包括在與第一方向和第二方向交叉的第三方向上延伸的位線溝槽，其中，掩埋位線可以形成在位線溝槽中。半導體器件還可以包括在掩埋位線之下的基體溝槽以及形成在基體溝槽中的穿通阻止層。每個有源區可以包括基體以及在基體上垂直地延伸的柱子，其中，柱子可以包括:第一結區，電耦接至掩埋位線;第二結區，與第一結區垂直地定位；以及溝道區，定位在第一結區與第二結區之間，且與埋柵電極重疊。每個有源區具有長軸和短軸，第一隔離區可以定位在相鄰的有源區的短軸之間，第二隔離區可以定位在相鄰的有源區的長軸之間。屏蔽柱可以定位在相鄰的有源區的長軸之間。
[0007]根據本發明的另一個實施例，半導體器件可以包括:半導體襯底，具有多個有源區以及用于將所述多個有源區彼此隔離的器件隔離區；以及掩埋位線和埋柵電極，形成在半導體襯底中，其中，器件隔離區可以包括在第一方向上延伸的第一器件隔離區以及在與第一方向交叉的第二方向上延伸且具有空氣隙和導電屏蔽柱的第二器件隔離區，其中，每個有源區可以由第一器件隔離區和第二器件隔離區來限定。導電屏蔽柱可以電耦接至半導體襯底。導電屏蔽柱可以包括用硼摻雜的多晶硅。第二器件隔離區可以包括覆蓋導電屏蔽柱和空氣隙的隔離介電層。每個有源區具有短軸和長軸，第一器件隔離區可以定位在相鄰的有源區的短軸之間，第二器件隔離區可以定位在相鄰的有源區的長軸之間。導電屏蔽柱可以獨立地定位在相鄰的有源區的長軸之間。
[0008]根據本發明的又一個實施例，半導體器件可以包括:半導體襯底，包括多個有源區以及用于將所述多個有源區彼此隔離的器件隔離區；以及掩埋位線和埋柵電極，形成在半導體襯底中，其中，器件隔離區包括在第一方向上延伸且具有第一空氣隙的第一器件隔離區以及在與第一方向交叉的第二方向上延伸且具有第二空氣隙和導電屏蔽柱的第二器件隔離區，其中，有源區由第一器件隔離區和第二器件隔離區來限定。導電屏蔽柱可以電耦接至半導體襯底。導電屏蔽柱可以包括用硼摻雜的多晶硅。每個有源區具有短軸和長軸，其中，第一器件隔離區可以定位在相鄰的有源區的短軸之間，以及其中，第二器件隔離區可以定位在相鄰的有源區的長軸之間。導電屏蔽柱和第二空氣隙定位在相鄰的有源區的長軸之間。第一空氣隙可以定位在相鄰的有源區的短軸之間。
[0009]根據本發明的又一個實施例，一種用于制造半導體器件的方法可以包括:通過刻蝕半導體襯底來形成線型有源區；通過切割線型有源區來形成多個島型有源區和隔離溝槽;形成包括屏蔽柱的器件隔離區，其中，屏蔽柱形成在隔離溝槽中，且電耦接至半導體襯底；以及形成掩埋位線和埋柵電極，掩埋位線和埋柵電極被形成在每個島型有源區中。形成器件隔離區可以包括:在隔離溝槽的側壁之上形成間隔物;在間隔物之上形成填充隔離溝槽的導電材料;通過凹進導電材料來形成屏蔽柱;在屏蔽柱之上填充隔離介電層。屏蔽柱可以包括用硼摻雜的多晶硅。
[0010]根據本發明的又一個實施例，一種用于半導體器件的方法可以包括:通過刻蝕半導體襯底來形成線型有源區；通過切割線型有源區來形成多個島型有源區和隔離溝槽;在隔離溝槽的側壁之上形成間隔物;在間隔物之上形成部分填充隔離溝槽的屏蔽柱;通過去除間隔物來形成空氣隙;通過將隔離介電層填充在隔離溝槽中且在空氣隙和屏蔽柱之上來形成器件隔離區；以及形成掩埋位線和埋柵電極，掩埋位線和埋柵電極被形成在每個島型有源區中。屏蔽柱可以包括用硼摻雜的多晶硅。
[0011]根據本發明的又一個實施例，一種用于制造半導體器件的方法可以包括:通過刻蝕半導體襯底來形成線型有源區和第一隔離溝槽;在第一隔離溝槽中形成包括介電柱的第一器件隔離區;通過切割線型有源區和第一器件隔離區來形成多個島型有源區和第二隔離溝槽;在第二隔離溝槽的側壁之上形成間隔物;形成部分填充第二隔離溝槽且在間隔物之上的屏蔽柱;通過去除間隔物來形成第一空氣隙；通過在第一空氣隙和屏蔽柱之上用隔離介電層填充第二隔離溝槽來形成第二器件隔離區；形成掩埋位線和埋柵電極，掩埋位線和埋柵電極形成在每個島型有源區中；以及通過去除介電柱來在第一隔離溝槽中形成第二空氣隙。形成第一器件隔離區可以包括:在第一隔離溝槽的側壁之上形成第一內襯層;形成部分填充第一隔離溝槽且在第一內襯層之上的介電柱；以及用第一隔離介電層填充第一隔離溝槽，其中，第一隔離介電層形成在介電柱之上。介電柱可以包括硅鍺。通過去除介電柱來形成第二空氣隙包括:濕法刻蝕介電柱。屏蔽柱可以包括用硼摻雜的多晶硅。通過去除間隔物來形成第一空氣隙包括:濕法刻蝕間隔物。
【附圖說明】
[0012]圖1是圖示根據第一實施例的器件隔離區的截面圖。
[0013]圖2A是圖示根據第一實施例的半導體器件的平面圖。
[0014]圖2B是沿著圖2A中的A-A’線、B-B’線和C-C’線截取得到的截面圖。
[0015]圖3A至圖3H是圖示根據第一實施例的半導體器件的平行有源區的形成方法的示例的視圖。
[0016]圖4六至圖4!1是沿圖34至圖3!1的厶-4’線和8’-8線截取得到的截面圖。
[0017]圖5A至圖5H是圖示根據第一實施例的半導體器件的掩埋(buried)位線的形成方法的示例的視圖。
[0018]圖6A至圖6H是沿圖5A至圖5H的A-A’線、B-B ’線和C-C ’線截取得到的截面圖。
[0019]圖7A至圖7H是圖示根據第一實施例的半導體器件的柵電極的示例的視圖。
[0020]圖8A至圖8H是沿圖7A至圖7H的A-A’線、B-B’線和C-C’線截取得到的截面圖。
[0021 ]圖9是圖示根據第二實施例的半導體器件的示圖。
[0022]圖1OA至圖1OC是圖示根據第二實施例的半導體器件的制造方法的示例的視圖。
[0023]圖11是圖示根據第三實施例的半導體器件的視圖。
[0024]圖12A至圖12D是圖示根據第三實施例的半導體器件的制造方法的示例的視圖。
【具體實施方式】
[0025]下面將參照附圖來更詳細地描述本發明的示例性實施例。然而，本發明可以以不同形式來實施，而不應當被解釋為局限于本文中闡述的實施例。貫穿本公開，相同的附圖標記在本發明的各種附圖和實施例中始終指代相同的部分。
[0026]附圖不一定按比例，且在某些情況下，可以夸大比例以清楚地示出實施例的特征。當第一層被稱作“在”第二層“上”或“在”襯底“上”時，其不僅指第一層直接形成在第二層或襯底上的情況，也指在第一層與第二層或襯底之間存在第三層的情況。
[0027]圖1是圖示根據第一實施例的器件隔離區的截面圖。
[0028]參見圖1，器件隔離區和有源區ACT可以形成在襯底S中。器件隔離區可以包括第一器件隔離區Il和第二器件隔離區12。有源區ACT可以由第一器件隔離區Il和第二器件隔離區12來限定。第一器件隔離區Il可以在第一方向①上延伸，第二器件隔離區12可以在與第一方向①交叉的第二方向②上延伸。第一器件隔離區Il可以通過第二器件隔離區12而變得不連續。第一器件隔離區Il和第二器件隔離區12可以為通過溝槽刻蝕形成的淺溝槽隔離(STI)區。第一器件隔離區Il和第二器件隔離區12分別可以通過用介電材料填充隔離溝槽(未編號)來形成。第一器件隔離區Il和第二器件隔離區12可以由相同的材料或不同的材料來形成。例如，第一器件隔離區Il和第二器件隔離區12可以包括氧化硅、氮化硅或其組合。第二器件隔離區12可以具有屏蔽柱SP。
[0029]有源區ACT可以為島型。多個有源區ACT可以排列在第二方向②上，第一器件隔離區Il介于它們之間。可以以彼此相同的間距和大小來排列多個有源區ACT。有源區ACT可以具有長軸X2和短軸XI。第二器件隔離區12可以定位在兩個相鄰的有源區ACT的長軸X2之間。第一器件隔離區Il可以定位在兩個相鄰的有源區ACT的短軸Xl之間。
[0030]根據圖1，具有屏蔽柱SP的第二器件隔離區12可以定位在兩個有源區ACT的長軸X2之間。在有源區ACT中可以形成各種半導體器件。
[0031]在下文中，將描述根據第一實施例的半導體器件的示例。圖2A是圖示根據第一實施例的半導體器件的平面圖。圖2B是沿圖2A中的A-A’線、B-B’線和C-C’線截取得到的截面圖。半導體器件200可以包括存儲單元。
[0032]半導體器件200可以包括襯底100。襯底100可以包括半導體襯底。襯底100可以由含娃材料形成。襯底100可以包括娃、單晶娃、多晶娃、非晶娃、娃錯、單晶娃錯、多晶娃錯、碳摻雜硅、其組合或其多層。在另一個實施例中，襯底100可以包括諸如鍺的半導體材料。襯底100可以包括III/V族半導體材料，例如，諸如GaAs的化合物半導體襯底。此外，襯底100可以包括絕緣體上硅(SOI)襯底。
[0033]器件隔離區和有源區1021可以形成在襯底100中。器件隔離區可以包括第一器件隔離區Il和第二器件隔離區12。有源區1021可以由第一器件隔離區Il和第二器件隔離區12來限定。襯底100在有源區1021之下的部分可以變成塊體101。第一器件隔離區Il可以在第一方向①上延伸，第二器件隔離區12可以在與第一方向①交叉的第二方向②上延伸。第一器件隔離區Il可以通過第二器件隔離區12而變得不連續。第一器件隔離區Il和第二器件隔離區12可以為通過溝槽刻蝕形成的STI區。第一器件隔離區Il和第二器件隔離區12分別可以通過用介電材料填充隔離溝槽103和104來形成。
[0034]第一器件隔離區Il和第二器件隔離區12可以由彼此相同的材料或彼此不同的材料形成。例如，第一器件隔離區Il和第二器件隔離區12可以包括氧化硅、氮化硅或其組合。第二器件隔離區12可以包括間隔物106、屏蔽柱105和第二隔離介電層107。第二器件隔離區12可以形成在第二隔離溝槽104中。因此，屏蔽柱105可以形成在第二器件隔離區12中。屏蔽柱105可以電耦接至襯底100。第一器件隔離區Il可以包括內襯108、介電柱109和第一隔離介電層110。
[0035]有源區1021可以為島型。多個有源區1021可以在第二方向②上排列，第一器件隔離區Il可以介于它們之間。多個有源區1021可以以彼此相同的間距和大小來排列。有源區1021可以具有長軸和短軸(見圖1)。第二器件隔離區12可以定位在兩個有源區1021的長軸X2之間。第一器件隔離區Il可以定位在兩個有源區1021的短軸Xl之間。有源區1021可以包括第一柱子Pl和第二柱子P2。第一柱子Pl和第二柱子P2可以形成對，且彼此對稱。第一柱子Pl和第二柱子P2中的每個柱子的一個側表面可以接觸第二器件隔離區12。
[0036]襯底100可以包括多個溝槽。溝槽可以包括位線溝槽111、位線溝槽111上的柵極溝槽112以及位線溝槽111之下的基體溝槽113。位線溝槽111可以在第三方向③上延伸。第三方向③可以為與第一方向①和第二方向②交叉的方向。柵極溝槽112可以在第二方向②上延伸。第二方向②可以為與第一方向①和第三方向③交叉的方向。基體溝槽113可以在第一方向①上延伸，且當沿第一方向測量時，基體溝槽113的長度可以與有源區1021相同。第一柱子Pl和第二柱子P2可以由柵極溝槽112彼此間隔開。
[0037]掩埋位線114可以形成在位線溝槽111中。位線覆蓋層115可以形成在掩埋位線114上。掩埋位線114可以包括低電阻率金屬。掩埋位線114可以包括鎢。位線覆蓋內襯116可以定位在位線覆蓋層115與位線溝槽111之間。位線覆蓋層115和位線覆蓋內襯116可以包括介電材料。位線覆蓋層115和位線覆蓋內襯116可以包括氧化硅、氮化硅或其組合。
[0038]位線覆蓋層115可以覆蓋掩埋位線114的頂表面。相應地，掩埋位線114也可以被稱作襯底100中的嵌入式掩埋位線。穿通阻止(punch-through prevent1n)層117可以形成在掩埋位線114之下。穿通阻止層117可以由介電材料形成。穿通阻止層117可以防止相鄰掩埋位線114之間的穿通。掩埋位線114可以通過穿通阻止層117而浮離襯底100的塊體101。
[0039]柵極溝槽112可以在第一柱子Pl與第二柱子P2之間。成對的柵電極BGl和BG2可以形成在柵極溝槽112中。在成對的柵電極中，第一柵電極BGl可以與第一柱子Pl的側表面重疊，第二柵電極BG2可以與第二柱子P2的側表面重疊。第一柵電極BGl與第二柵電極G2可以彼此對稱。
[0040]柵極介電層118可以形成在第一柱子Pl和第二柱子P2的側壁上。第一柵電極BGl和第二柵電極BG2可以被第一柵極覆蓋層120和第二柵極覆蓋層121覆蓋。第一柵電極BGl和第二柵電極BG2的頂表面可以定位在低于第一柱子Pl和第二柱子P2的頂表面的水平處。第一柵極覆蓋層120和第二柵極覆蓋層121的頂表面可以與第一柱子Pl和第二柱子P2的頂表面位于同一水平處。
[0041]由于第一柵電極BGl和第二柵電極BG2定位在柵極溝槽112之內，且其頂表面和側表面被第一柵極覆蓋層120和第二柵極覆蓋層121覆蓋，因此第一柵電極BGl和第二柵電極BG2可以具有掩埋結構。它們也可以被稱作埋柵電極。半導體器件200可以應用到存儲單元。因此，第一柵電極BGl和第二柵電極BG2可以變成掩埋字線。
[0042]柵極介電層118可以形成在柵極溝槽112的側壁上。即，柵極介電層118可以覆蓋柵極溝槽112。此外，柵極介電層118可以覆蓋第一柱子Pl和第二柱子P2的下側表面和上側表面。
[0043]柵極介電層118可以包括氧化硅、氮化硅、氮氧化硅、高k材料或其組合。高k材料可以包括具有比氧化硅的介電常數高的介電常數的材料。例如，高k材料可以包括具有高于3.9的介電常數的材料。又例如，高k材料可以包括具有高于1的介電常數的材料。在又一個示例中，高k材料可以包括具有1至30的介電常數的材料。
[0044]高k材料可以包括至少一種金屬元素。高k材料可以包括含鉿材料。含鉿材料可以包括氧化給、氧化娃給、氮氧化娃給或其組合。在另一個實施例中，高k材料可以包括氧化鑭、氧化鋁鑭、氧化錯、氧化娃錯、氮氧化娃錯、氧化鋁或其組合。在另一個實施例中，可以使用本領域已知的其他高k材料。
[0045]第一柵電極BGl和第二柵電極BG2的底表面可以接觸位線覆蓋層115。即，位線覆蓋層115可以定位在第一柵電極BGl和第二柵電極BG2與位線114之間。第一柵電極BGl和第二柵電極BG2可以分別與第一柱子Pl和第二柱子P2的側表面重疊。
[0046]第二結區123和第一結區122可以形成在第一柱子Pl和第二柱子P2中。第一結區122可以定位在第一柱子Pl和第二柱子P2的底部，第二結區123可以定位在第一柱子Pl和第二柱子P2的頂部。第一結區122可以電耦接至掩埋位線114。第一結區122可以定位在低于第二結區123的水平處。
[0047]垂直溝道VC可以垂直地形成在第一結區122與第二結區123之間。第一結區122和第二結區123可以為摻雜有導電類型雜質的區域。例如，導電類型雜質可以包括磷(P)、砷(As)、銻(Sb)或硼(B)。第一結區122和第二結區123可以用彼此相同的導電類型雜質來摻雜。第一結區122和第二結區123可以分別對應于源極區和漏極區。
[0048]第一柵電極BGl和第二柵電極BG2可以分別為下柵電極Gl和G2與上柵電極Gll和Gl2的層疊。第一柵電極BGl可以包括第一下柵電極Gl和第一上柵電極Gll。第二柵電極BG2可以包括第二下柵電極G2和第二上柵電極G12。下柵電極Gl和G2可以包括高功函數材料。上柵電極Gll和G12可以包括低功函數材料。閾值電壓可以由具有高功函數的下柵電極Gl和G2來控制。通過具有低功函數的上柵電極Gll和G12可以改善柵極誘導漏極泄漏(gate-1nduced drain leakage)。
[0049]第一柵電極BGl和第二柵電極BG2可以分別包括第一電極E1、第二電極E2和第三電極E3。第一電極El可以在第二方向②上延伸，第二電極E2和第三電極E3可以分支于第一電極El。第二電極E2和第三電極E3可以在第一方向①上延伸。第一電極E1、第二電極E2和第三電極E3可以圍繞第一柱子Pl和第二柱子P2的至少三個側表面。第一電極El可以在與掩埋位線114交叉的方向上，第二電極E2和第三電極E3可以定位在相鄰的第一柱子Pl之間或在相鄰的第二柱子P2之間。
[0050]柵極溝槽112可以為在任意一個方向上延伸的線型。柵極溝槽112可以包括第一溝槽Tl、第二溝槽T2和第三溝槽T3。第一電極El可以形成在第一溝槽Tl中，第二電極E2和第三電極E3可以分別形成在第二溝槽T2和第三溝槽T3中。
[0051]在下文中，將詳細描述第二器件隔離區12。第二器件隔離區12可以包括間隔物106、屏蔽柱105和第二隔離介電層107。第二器件隔離區12可以形成在第二隔離溝槽104中。第二器件隔離區12可以在其中具有屏蔽柱105。屏蔽柱105可以由含硅材料形成。屏蔽柱105可以包括多晶娃層。屏蔽柱105可以用雜質來摻雜。屏蔽柱105可以包括用硼摻雜的多晶娃層。屏蔽柱105可以獨立地定位在有源區1021的長軸之間。即，相鄰的屏蔽柱105可以彼此分開地形成。
[0052]屏蔽柱105可以被凹進，使得其表面高度低于有源區1021的頂表面的高度。間隔物106可以定位在屏蔽柱105的側壁與第二隔離溝槽104的側壁之間。屏蔽柱105的底部可以接觸襯底100。
[0053]根據第一實施例，屏蔽柱105可以定位在兩個有源區1021的長軸X2之間。這樣，可以抑制經過柵極(PG)效應(passing gate effect)。即，對經過柵極(passing gate)的場屏蔽可以導致對PG效應的抑制。此外，由于屏蔽柱105用作背柵，因此閾值電壓可以增大。
[0054]在下文中，將描述根據第一實施例的半導體器件的制造方法。為了方便，描述將被劃分為制備部分1、制備部分2和制備部分3的三部分。制備部分I涉及用于形成平行有源區的方法，制備部分2涉及用于形成掩埋位線(BBL)的方法，制備部分3涉及用于形成埋柵電極(BG)的方法。
[0055]圖3A至圖3H是圖示根據第一實施例的半導體器件的平行有源區的形成方法的示例的視圖。圖4A至圖4H是沿圖3A至圖3H中的A-A ’線和B ’ -B線截取得到的截面圖。
[0056]如圖3A和圖4A中所示，可以準備襯底10。襯底10可以包括適用于半導體處理的材料。襯底10可以包括半導體襯底。襯底10可以包括含硅材料。襯底10可以包括硅、單晶硅、多晶硅、非晶硅、硅鍺、單晶硅鍺、多晶硅鍺、碳摻雜硅、其組合或其多層。在另一個實施例中，襯底10可以包括諸如鍺的半導體材料。而且，襯底10可以包括III/V族半導體材料，例如，諸如GaAs的化合物半導體襯底。此外，襯底1可以包括絕緣體上硅(SOI)襯底。
[0057]可以在襯底10上形成第一硬掩膜層12。可以在第一硬掩膜層12中形成多個線型開口 12A。為了形成多個線型開口 12A，可以通過使用掩膜(未示出)來刻蝕第一硬掩膜層12。可以通過間隔圖案化技術(spacer pattern technology，SPT)來形成多個線型開口 12A。第一硬掩膜層12可以由對襯底10具有刻蝕選擇比的材料形成。例如，第一硬掩膜層12可以包括氮化硅。雖然其未被示出，但可以在第一硬掩膜層12與襯底10之間形成緩沖層或襯墊(pad)層。緩沖層可以由氧化硅形成。
[0058]可以形成第一隔離溝槽13。可以通過使用具有線型開口12A的第一硬掩膜層12作為刻蝕掩膜來刻蝕襯底10。這樣，第一隔離溝槽13可以形成為線型。通過第一隔離溝槽13可以在襯底10中限定線型有源區14L。線型有源區14L之間的空間可以變為第一隔離溝槽13。線型有源區14L和第一隔離溝槽13可以在第一方向①上延伸。為了方便，第一方向①也可以被稱作斜方向。襯底10的未被執行用于形成線型有源區14L和第一隔離溝槽13的工藝的底部被稱作塊體11。
[0059]如圖3B和圖4B中所不，可以在第一隔離溝槽13中形成第一內襯層15A。第一內襯層15A可以由氧化硅形成。可以通過熱氧化工藝或沉積工藝來形成第一內襯層15A。在另一個實施例中，第一內襯層15A可以形成為雙層結構。例如，第一內襯層15A可以為氧化娃與氮化娃的層疊。
[0000]可以在第一內襯層15A上形成介電柱層ALl。介電柱層ALl可以由對第一內襯層15A具有刻蝕選擇比的材料形成。介電柱層ALl可以包括含硅材料。介電柱層ALl可以包括硅鍺(SiGe)0
[0061]可以凹進介電柱層AL1。可以在第一隔離溝槽13中凹進介電柱層ALl以形成介電柱AL。介電柱AL可以具有凹進表面。介電柱AL的凹進表面可以低于線型有源區14L的頂表面。
[0062]如圖3C和圖4C中所不，可以在介電柱AL上形成第一隔離介電層16。第一隔離介電層16可以由介電材料形成。第一隔離介電層16可以包括氧化硅、氮化硅或其組合。可以使用化學氣相沉積(CVD)工藝或其他沉積工藝來用介電材料填充第一隔離溝槽13。第一隔離介電層16可以包括旋涂介質(S0D)。
[0063]可以對第一隔離介電層16執行平坦化工藝(諸如化學機械拋光(CMP))。這樣，可以形成填充第一隔離溝槽13的第一隔離介電層16。在對第一隔離介電層16的平坦化工藝中，第一內襯層15A的一部分可以被平坦化。例如，可以平坦化第一隔離介電層16和第一內襯層15A直到第一硬掩膜層12的頂表面暴露。這樣，第一隔離介電層16和第一內襯15可以保留在第一隔離溝槽13中。
[0064]根據以上工藝，可以形成第一器件隔離區II。第一器件隔離區Il可以包括第一內襯15、介電柱AL和第一隔離介電層16。第一器件隔離區Il可以形成在第一隔離溝槽13中。介電柱AL可以形成在第一器件隔離區Il中。線型有源區14L與第一器件隔離區Il可以交替地形成。線型有源區14L的線寬可以與第一器件隔離區Il的線寬相同。線型有源區14L和第一器件隔離區11可以在第一方向①上延伸。
[0065]如圖3D和圖4D中所示，可以按均勻長度單位來切割線型有源區14L。為了切割線型有源區14L，可以使用切割掩膜17。切割掩膜17可以具有多個線型開口 17A。多個線型開口17A可以在第二方向②上延伸。切割掩膜17可以在與線型有源區14L交叉的方向上延伸。切割掩膜17可以包括光刻膠圖案。
[0066]可以通過使用切割掩膜17作為刻蝕掩膜來刻蝕第一硬掩膜層12、線型有源區14L和第一器件隔離區II。這樣，線型有源區14L可以被切割而形成第二隔離溝槽18。第二隔離溝槽18可以在第二方向②上延伸。通過第二隔離溝槽18可以形成多個島型有源區141。
[0067]根據以上工藝，線型有源區14L可以被切割而形成獨立的島型有源區141。當沿第一方向①來看時，相鄰的島型有源區141可以在長度和間距上是均勻的，且可以通過第二隔離溝槽18彼此分開。
[0068]島型有源區141可以具有短軸Xl和長軸X2。多個島型有源區141可以沿第一方向①和第二方向②重復地形成，且彼此間隔開。第二隔離溝槽18可以形成在相鄰的島型有源區141的長軸X2之間，第一器件隔離區Il可以定位在相鄰的島型有源區141的短軸Xl之間。第二隔離溝槽18可以在第二方向②上延伸。
[0069]如圖3E和圖4E中所示，可以去除切割掩膜17。可以在第二隔離溝槽18的側壁上形成間隔物19。為了形成間隔物19，可以沉積介電材料，接著進行回刻蝕(etch-back)工藝。間隔物19可以由對襯底10具有刻蝕選擇比的材料形成。間隔物19可以包括氧化硅。第二器件隔離溝槽18的底表面可以通過間隔物19暴露。
[0070]如圖3F和圖4F中所示，可以形成屏蔽層20A。屏蔽層20A可以包括導電材料。屏蔽層20A可以由含硅材料形成。屏蔽層20A可以包括多晶硅層。屏蔽層20A可以用雜質來摻雜以具有導電性。屏蔽層20A可以包括用硼摻雜的多晶硅層。
[0071]如圖3G和圖4G中所示，可以形成屏蔽柱20。可以通過選擇性地刻蝕屏蔽層20A來形成屏蔽柱20。例如，可以通過回刻蝕工藝來刻蝕屏蔽層20A。這樣，在第二隔離溝槽18中可以形成屏蔽柱20。屏蔽柱20可以獨立地定位在有源區141的長軸之間。即，相鄰的屏蔽柱20可以彼此分開地形成。可以凹進屏蔽柱20，使得其表面高度低于有源區141的頂表面的高度。間隔物19可以形成在屏蔽柱20的側壁與第二隔離溝槽18的側壁之間。屏蔽柱20的底部可以接觸襯底10。
[0072]如圖3H和圖4H中所示，可以形成第二隔離介電層21。第二隔離介電層21可以由氧化硅形成。第二隔離介電層21可以填充屏蔽柱20的凹進區域。隨后，可以平坦化第二隔離介電層21。這樣，第二隔離介電層21可以保留為填充屏蔽柱20的凹進區域。第二隔離介電層21的平坦化表面可以與第一硬掩膜層12的頂表面處于同一水平處。
[0073]如上，第二器件隔離區12可以通過平坦化第二隔離介電層21來形成。第二器件隔離區12可以包括間隔物19、屏蔽柱20和第二隔離介電層21。第二器件隔離區12可以形成在第二隔離溝槽18中。第二器件隔離區12可以具有屏蔽柱20。
[0074]島型有源區141可以由第一器件隔離區Il和第二器件隔離區12來限定。多個島型有源區141可以由多個第一器件隔離區Il和多個第二器件隔離區12來限定。多個島型有源區141可以彼此平行地安置。其可以被稱作平行有源區。
[0075]屏蔽柱20可以定位在島型有源區141的長軸之間。因此，PG效應可以被抑制。
[0076]圖5A至圖5H是圖示根據第一實施例的半導體器件的掩埋位線的形成方法的示例的視圖。圖6A至圖6H是沿圖5A至圖5H的A-A’線、B-B’線和C-C’線截取得到的截面圖。在下文中，為了方便，在圖5A至圖5H中，示出了第一器件隔離區Il和第二器件隔離區12。即，省略了第一內襯15、介電柱AL、間隔物19和第二隔離介電層21。然而，示出了形成在第二器件隔離區12中的屏蔽柱20。
[0077]如圖5A和圖6A中所示，可以形成第二硬掩膜層22。可以在第二硬掩膜層22中形成多個線型開口22A。第二硬掩膜層22可以由對襯底10具有刻蝕選擇比的材料形成。例如，第二硬掩膜層22可以包括氮化硅。
[0078]可以形成位線溝槽23。可以使用具有線型開口的第二硬掩膜層22作為刻蝕掩膜來刻蝕島型有源區141。因此，可以形成線型位線溝槽23。位線溝槽23可以為在第三方向③上延伸的線型。位線溝槽23可以在與第二隔離溝槽18交叉的方向上延伸。位線溝槽23可以被形成為比第一隔離溝槽13和第二隔離溝槽18淺。位線溝槽23可以具有足夠的深度以增大隨后的柵電極的平均橫截面積。
[0079]為了形成位線溝槽23，除島型有源區141之外，也可以刻蝕第一器件隔離區Il和第二器件隔離區12。島型有源區141的一部分可以由位線溝槽23劃分為初步柱子14。島型有源區141的剩余部分14B可以形成在初步柱子14之下。剩余部分14B可以被稱作基體14B。
[0080]如圖5B和圖6B中所示，可以形成內襯間隔物24。內襯間隔物24可以形成在位線溝槽23的兩個側壁上。可以通過沉積氧化硅接著進行回刻蝕工藝來形成內襯間隔物24。
[0081 ]可以形成基體溝槽25。可以通過將位線溝槽23的底表面刻蝕至給定深度來形成基體溝槽25。可以通過使用第二硬掩膜層22和內襯間隔物24作為刻蝕掩膜來延伸位線溝槽23的底表面。這樣，基體14 B的一部分可以被刻蝕以形成基體溝槽2 5。
[0082]為了形成基體溝槽25，可以執行各向同性刻蝕。根據各向同性刻蝕，基體溝槽25可以為泡型。基體溝槽25的線寬可以大于位線溝槽23的線寬。基體溝槽25的深度可以比第一隔離溝槽13和第二隔離溝槽18的深度淺。基體溝槽25可以在初步柱子14之下在第一方向①上延伸。例如，基體溝槽25的側表面可以延伸至與第二隔離溝槽18的側壁相鄰。
[0083]當位線溝槽23和基體溝槽25形成時，島型有源區141可以被劃分為成對的初步柱子14。即，成對的初步柱子14可以由位線溝槽23和基體溝槽25彼此間隔開。
[0084]如圖5C和圖6C中所示，初步穿通阻止層26A可以填充基體溝槽25和位線溝槽23。初步穿通阻止層26A可以由介電材料形成。為了形成初步穿通阻止層26A，可以用旋涂電介質(S0D)來填充位線溝槽23和基體溝槽25。
[0085]如圖5D和圖6D中所示，可以形成凹進的穿通阻止層26B。例如，可以將初步穿通阻止層26A凹進至給定深度。凹進的穿通阻止層26B可以填充至少基體溝槽25。凹進的穿通阻止層26B的一部分定位在位線溝槽23的底部處。成對的初步柱子14可以通過凹進的穿通阻止層26B而浮離塊體11。此外，通過凹進的穿通阻止層26B可以抑制成對的初步柱子14之間的電連接。為了形成凹進的穿通阻止層26B，可以執行平坦化工藝然后進行回刻蝕工藝。
[0086]然后，可以形成犧牲間隔物27。犧牲間隔物27可以覆蓋內襯間隔物24的側壁。犧牲間隔物27可以由氮化鈦形成。例如，可以通過共形地沉積氮化鈦接著進行回刻蝕工藝來形成犧牲間隔物27。
[0087]如圖5E和圖6E中所示，可以形成暴露初步柱子14的底側壁的開口28。為了形成開口 28，可以通過使用犧牲間隔物27作為阻擋物來將凹進的穿通阻止層26B凹進至給定深度。這樣，可以形成穿通阻止層26 ο穿通阻止層26可以填充基體溝槽25 ο隨著穿通阻止層26被凹進，內襯間隔物24的一部分可以被暴露。然后，可以選擇性地去除內襯間隔物24的暴露部分。
[0088]因此，可以形成使初步柱子14的底側壁暴露的開口28。開口 28為接觸后續的掩埋位線的區域，且可以為同時暴露相鄰的初步柱子14的底側壁的雙側接觸(BSC)。例如，通過開口 28可以同時暴露位線溝槽23的兩個底側壁。初步柱子14的未被開口 28暴露的上側壁可以被內襯間隔物24覆蓋。因此，此實施例不需要用于形成開口 28的額外的接觸掩膜。
[0089]如圖5F和圖6F中所示，可以形成第一結區29。為了形成第一結區29，可以通過等離子體摻雜技術來執行雜質摻雜工藝。例如，可以通過開口 28來等離子體摻雜雜質以形成第一結區29。在摻雜工藝中，雜質可以包括N型雜質或P型雜質。例如，可以使用磷(P)或砷(As)作為雜質。第一結區29可以形成在初步柱子14的底部處。第一結區29可以形成為浮離于塊體11。即，其可以通過穿通阻止層26與塊體11分開。此外，通過第二器件隔離區12可以抑制第一結區29的橫向擴散。
[0090]如圖5G和圖6G中所示，可以形成位線30。例如，可以通過形成金屬層(未示出)來掩埋位線溝槽23然后回刻蝕該金屬層來形成位線30。這里，位線30可以包括鎢(W)。位線30的兩端可以通過填充開口 28而電耦接至第一結區29。穿通阻止層26可以定位在位線30與塊體11之間。
[0091]在形成位線30之前，可以形成用于第一結區29與位線30之間的歐姆接觸的歐姆接觸層(未示出)。歐姆接觸層可以包括金屬硅化物。例如，歐姆接觸層可以包括硅化鈷。為了形成硅化鈷，可以在具有第一結區29的結構的整個表面上沉積鈷層，然后可以執行熱處理。隨后，可以去除未反應的鈷層。
[0092]如上所述，位線30可以在無插塞的情況下接觸第一結區29。這可以被稱作無插塞接觸。
[0093]如圖5H和圖6H中所示，可以選擇性地去除犧牲間隔物27。為了覆蓋位線32，可以形成位線覆蓋層31以掩埋位線溝槽23。這里，位線覆蓋層31可以包括氧化硅。隨后，可以平坦化位線覆蓋層31直到第一硬掩膜層12的表面暴露。
[0094]圖7A至圖7H是圖示根據第一實施例的半導體器件的柵電極的示例的視圖。圖8A至圖8H是沿圖7A至圖7H中的A-A ’線、B-B ’線和C-C ’線截取得到的截面圖。如圖7A和圖8A中所示，可以形成初步柵極溝槽33。例如，可以通過使用第三硬掩膜層32作為刻蝕掩膜(其用附圖標記32A來標注)刻蝕位線覆蓋層31、第一器件隔離區Il和初步柱子14來形成初步柵極溝槽33。可以執行用于形成初步柵極溝槽33的刻蝕工藝直到位線覆蓋層31保留有給定的厚度。初步柵極溝槽33可以在與位線30交叉的方向上延伸。初步柵極溝槽33可以在第二方向
②上延伸。第一結區29可以在初步柵極溝槽33的底部處暴露。
[0095]通過初步柵極溝槽33可以形成成對的第一柱子Pl和第二柱子P2。可以通過刻蝕初步柱子14來形成第一柱子Pl和第二柱子P2。第一柱子Pl和第二柱子P2中的每個可以成為具有多側壁的結構。在用于形成初步柵極溝槽33的刻蝕工藝期間，內襯間隔物24的一部分可以被刻蝕。沿著B-B’線，在初步柵極溝槽33之下，內襯間隔物24、第一器件隔離區Il和位線覆蓋層31的頂表面可以彼此處于同一水平處。內襯間隔物24可以被稱作位線覆蓋內襯24。
[0096]如圖7B和圖SB中所示，可以執行對初步柵極溝槽33的延伸工藝。例如，可以通過濕法刻蝕工藝來選擇性地刻蝕位線覆蓋層31的一部分和第一器件隔離區Il的一部分。其可以被稱作加寬工藝。加寬工藝可以使用濕法刻蝕。通過使用濕法加寬來刻蝕第一器件隔離區Il的一部分和位線覆蓋層31的一部分，初步柵極溝槽33可以在第一方向①上延伸。根據濕法加寬工藝，氧化物可以被選擇性地去除。例如，第一內襯15、第一隔離介電層16、位線覆蓋內襯24和位線覆蓋層31可以被選擇性地去除。
[0097]通過濕法加寬工藝延伸的初步柵極溝槽可以被稱作柵極溝槽33T。柵極溝槽33T可以包括第一溝槽Tl、第二溝槽T2和第三溝槽T3。第一溝槽Tl可以在第二方向②上延伸。第一溝槽Tl可以定位在第一柱子Pl與第二柱子P2之間。第二溝槽T2和第三溝槽T3可以分支于第一溝槽Tl。第二溝槽T2和第三溝槽T3可以在與第二方向②交叉的第一方向①上延伸。
[0098]通過第一溝槽Tl、第二溝槽T2和第三溝槽T3可以暴露第一柱子Pl和第二柱子P2的偵U表面。例如，第一側表面S1、第二側表面S2和第三側表面S3可以被暴露。第一側表面SI可以被第一溝槽Tl暴露，第二側表面S2和第三側表面S3可以分別被第二溝槽T2和第三溝槽T3暴露。第二溝槽T2和第三溝槽T3可以在大小和形狀方面彼此相同。第一柱子Pl和第二柱子P2可以包括第四側表面S4，第四側表面S4可以接觸第二器件隔離區12。第二器件隔離區12可以接觸第二溝槽T2和第三溝槽T3。
[0099]在濕法加寬工藝之后，位線覆蓋層31和位線覆蓋內襯24可以在位線30上保留為給定厚度。
[0100]如圖7C和圖SC中所示，可以去除第三硬掩膜層32。然后，可以在柵極溝槽33T的表面上形成柵極介電層34。
[0101]可以通過熱氧化工藝來形成柵極介電層34。在另一個實施例中，可以通過化學氣相沉積(CVD)或原子層沉積(ALD)來形成柵極介電層34。柵極介電層34可以包括高k材料、氧化物、氮化物、氮氧化物或其組合。高k材料可以包括含鉿材料。含鉿材料可以包括氧化鉿、氧化娃給、氮氧化娃給或其組合。在另一個實施例中，高k材料可以包括氧化鑭、氧化鋁鑭、氧化錯、氧化娃錯、氮氧化娃錯、氧化鋁或其組合。可以選擇性地使用本領域已知的其他高k材料作為高k材料。
[0102]可以在柵極介電層34上形成第一柵極導電層35A。可以在柵極溝槽33T上共形地形成第一柵極導電層35A。第一柵極導電層35A可以包括低電阻率金屬材料。第一柵極導電層35A可以由氮化鈦、鎢等形成。在一個實施例中，第一柵極導電層35A可以包括下阻擋物層和低電阻率層。此外，第一柵極導電層35A可以包括高功函數材料以控制柵極的閾值電壓。導電層35A可以包括TiAlN作為高功函數材料。
[0103]如圖7D和圖8D中所示，可以執行干法刻蝕工藝，使得初步下柵電極35G1和35G2保留在柵極溝槽33T的側壁上。例如，其可以通過回刻蝕工藝來執行。可以通過回刻蝕第一柵極導電層35A來形成初步下柵電極35G1和35G2。初步下柵電極35G1和35G2可以具有分別部分地覆蓋第一柱子Pl和第二柱子P2的側壁的間隔物形狀。
[0104]初步下柵電極35G1和35G2可以分別包括第一電極E1、第二電極E2和第三電極E3。第一電極El可以在第二方向②上延伸，第二電極E2和第三電極E3可以分支于第一電極El。第二電極E2和第三電極E3可以在第一方向①上延伸。第一電極E1、第二電極E2和第三電極E3可以分別具有覆蓋第一柱子Pl和第二柱子P2的至少三個側壁的形狀。第一電極El可以在與掩埋位線30交叉的方向上，第二電極E2和第三電極E3可以定位在相鄰的第一柱子Pl之間或相鄰的第二柱子P2之間。
[0105]如圖7E和圖SE中所示，可以形成第一柵極覆蓋層36。第一柵極覆蓋層36可以填充初步下柵電極35G1與初步下柵電極35G2之間的空間。可以平坦化第一柵極覆蓋層36以暴露初步下柵電極35G1和35G2的表面。
[0106]如圖7F和圖8F中所示，可以凹進初步下柵電極35G1和35G2。見附圖標記R。這樣，可以形成下柵電極Gl和G2。
[0107]下柵電極Gl和G2可以形成在柵極溝槽33T中。可以凹進下柵電極Gl和G2，使得其頂表面低于柱子Pl和P2的頂表面。第一柵極覆蓋層36可以定位在相鄰的下柵電極Gl與G2之間。
[0108]如圖7G和圖8G中所示，可以形成上柵電極Gll和G12。上柵電極Gll和G12可以分別填充下柵電極Gl和G2的上部。上柵電極Gll和G12可以具有比第一柵極覆蓋層36低的凹進表面。出于此目的，可以填充第二柵極導電層(未示出)，然后可以執行回刻蝕工藝。上柵電極Gll和G12可以包括低電阻率材料。上柵電極G11和G12可以由低功函數材料形成以改善柵極誘導漏極泄漏。此外，還可以形成中間阻擋物來防止下柵電極Gl和G2與上柵電極Gll和G12之間的反應。
[0109]根據以上描述，柵電極BGl和BG2可以分別包括下柵電極Gl和G2以及上柵電極Gll和 Gl 2。
[0110]柵電極BGl與BG2可以在結構上彼此對稱。柵電極BGl和BG2可以分別包括在第二方向②上延伸的第一電極El以及在與第二方向②交叉的第一方向①上延伸且從第一電極El延伸出的第二電極E2和第三電極E3。第一電極El、第二電極E2和第三電極E3可以分別形成在第一溝槽Tl、第二溝槽T2和第三溝槽T3中。
[0111]第一電極E1、第二電極E2和第三電極E3可以與第一柱子Pl和第二柱子P2中的每個柱子的至少三個側表面重疊。第一柱子Pl和第二柱子P2的第四側表面S4分別可以不與柵電極BGl和BG2重疊。
[0112]如圖7H和圖8H中所示，可以形成第二柵極覆蓋層37。第二柵極覆蓋層37可以包括介電材料。第二柵極覆蓋層37可以填充上柵電極Gll和G12的上部。第二柵極覆蓋層37可以包括氧化硅。隨后，可以平坦化第二柵極覆蓋層37，使得第一硬掩膜層12的頂表面被暴露。
[0113]在形成第二柵極覆蓋層37之后，可以通過注入或其他摻雜技術來執行雜質摻雜工藝。這樣，可以在第一柱子Pl和第二柱子P2中形成第二結區38。在執行雜質摻雜工藝時，第一柵極覆蓋層36和第二柵極覆蓋層37可以被用作阻擋物。第二結區38可以成為源極區或漏極區。垂直溝道層可以被限定在第一結區29與第二結區38之間。
[0114]如上所述，第一柵電極BG1、第一結區29和第二結區38可以構成第一晶體管Trl。第二柵電極BG2、第一結區29和第二結區38可以構成第二晶體管Tr2。雖然未示出，但存儲元件可以電耦接至第二結區38。
[0115]在另一個實施例中，可以在形成接觸孔之后通過雜質摻雜工藝來形成第二結區38。這里，接觸孔可以暴露第一柱子Pl和第二柱子P2的頂表面。
[0116]在下文中，將描述根據第二實施例的半導體器件及制造其的方法。圖9是圖示根據第二實施例的半導體器件的視圖。除第二器件隔離區12之外，根據第二實施例的半導體器件300可以與第一實施例相同。
[0117]參見圖9，空氣隙41可以形成在第二器件隔離區12中。空氣隙41可以形成在屏蔽柱20與第二隔離溝槽18之間。因此，第二器件隔離區12可以包括屏蔽柱20、空氣隙41和第二隔離介電層21。空氣隙41可以被第二隔離介電層21覆蓋。
[0118]通過空氣隙41可以減小相鄰的掩埋位線30之間的寄生電容。此外，可以進一步抑制PG效應。
[0119]圖1OA至圖1OC是圖示根據第二實施例的半導體器件的制造方法的示例的截面圖。在第二實施例中，除了第二器件隔離區具有空氣隙41之外，該方法可以與第一實施例相同或類似。
[0120]如圖1OA中所示，可以在第二隔離溝槽18的側壁上形成間隔物19。為了形成間隔物19，可以沉積介電材料，接著進行回刻蝕工藝。間隔物19可以由對襯底10具有刻蝕選擇比的材料形成。間隔物19可以包括氧化硅。
[0121]通過間隔物19可以暴露第二隔離溝槽18的底表面。
[0122]可以形成屏蔽柱20。可以通過選擇性地刻蝕屏蔽層(圖4F中的20A)來形成屏蔽柱20。例如，可以通過回刻蝕工藝來刻蝕屏蔽層20A。因此，可以在第二隔離溝槽18中形成屏蔽柱20。屏蔽柱20可以獨立地定位在有源區141的長軸之間。即，相鄰的屏蔽柱20可以彼此分開地形成。可以凹進屏蔽柱20，使得其頂表面低于有源區141的頂表面。間隔物19可以定位在屏蔽柱20的側壁與第二隔離溝槽18的側壁之間。屏蔽柱20的底部可以接觸襯底10。
[0123]如圖1OB中所示，可以選擇性地去除間隔物19。可以通過濕法刻蝕來去除間隔物19。這樣，可以形成空氣隙41。
[0124]如圖1OC中所示，可以形成第二隔離介電層21。第二隔離介電層21可以由氧化硅形成。第二隔離介電層21可以填充屏蔽柱20的上部。隨后，可以平坦化第二隔離介電層21。因此，第二隔離介電層21可以保留為填充屏蔽柱20上的凹進區域。第二隔離介電層21的平坦化表面可以與第一硬掩膜層12的頂表面處于同一水平處。空氣隙41可以被第二隔離介電層21覆蓋。
[0125]如上所述，可以通過形成第二隔離介電層21來形成第二器件隔離區12。第二器件隔離區12可以包括屏蔽柱20、空氣隙41和第二隔離介電層21。第二器件隔離區12可以形成在第二隔離溝槽18中。第二器件隔離區12可以具有屏蔽柱20和空氣隙41。
[0126]在下文中，將描述根據第三實施例的半導體器件及制造其的方法。圖11是圖示根據第三實施例的半導體器件的視圖。除第一器件隔離區Il之外，根據第三實施例的半導體器件400可以與第二實施例相同。
[0127]參見圖11，第一空氣隙42可以形成在第一器件隔離區11中。第一空氣隙42可以形成在第一隔離溝槽13中。因此，第一器件隔離區Il可以包括第一空氣隙42和第一內襯15。第一空氣隙42可以被第一柵極覆蓋層36覆蓋。
[0128]第二空氣隙41可以形成在第二器件隔離區12中。第二空氣隙41可以形成在屏蔽柱20與第二隔離溝槽18之間的空間中。因此，第二器件隔離區12可以包括屏蔽柱20、第二空氣隙41和第二隔離介電層21。第二空氣隙41可以被第二隔離介電層21覆蓋。
[0129]通過第一空氣隙42和第二空氣隙41可以減小相鄰的掩埋位線30之間的寄生電容。此外，可以抑制PG效應。
[0130]圖12A至圖12D是圖示根據第三實施例的半導體器件的制造方法的示例的視圖。在第三實施例中，除第一器件隔離區Il具有第一空氣隙42之外，該方法可以與第一實施例和第二實施例相同或相似。例如，可以在用于形成柱子Pl和P2的工藝與用于形成柵電極BGl和BG2的工藝之間形成第一空氣隙42。
[0131]如圖12A中所示，在形成柱子Pl和P2之后，可以形成柵極介電層34。然后，可以執行干法刻蝕工藝，使得初步下柵電極35G1和35G2保留在柵極溝槽33T的側壁上。例如，其可以通過回刻蝕工藝來執行。可以通過執行對柵極導電層35A的回刻蝕工藝來形成初步下柵電極35G1和35G2。可以充分地執行對第一柵極導電層35A的回刻蝕工藝以暴露介電柱AL。見附圖標記Rl。這里，可以在不破壞掩埋位線30的情況下暴露介電柱AL。即，可以通過去除第一隔離介電層16來暴露介電柱AL。
[0132]如圖12B中所示，可以選擇性地去除介電柱AL。這樣，可以形成第一空氣隙42。在形成第一空氣隙42時，第一內襯15可以不被去除。
[0133]如圖12C中所示，可以形成第一柵極覆蓋層36。第一柵極覆蓋層36可以包括介電材料。第一柵極覆蓋層36可以填充初步下柵電極35G1與35G2之間的空間。第一柵極覆蓋層36可以包括氮化硅。隨后，可以平坦化第一柵極覆蓋層36，使得第一硬掩膜層12的頂表面被暴
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[0134]在形成第一柵極覆蓋層36期間，第一空氣隙42的頂部可以被覆蓋。即，通過第一柵極覆蓋層36可以封閉第一空氣隙42的頂部。在另一個實施例中，在初始形成第一柵極覆蓋層36時，第一柵極覆蓋層36可以薄薄地形成在第一內襯15的表面上。在持續形成第一柵極覆蓋層36期間，第一空氣隙42的頂部可以被封閉。
[0135]如上所述，可以在第一器件隔離區Il中形成第一空氣隙42。如圖12D中所示，隨后可以根據圖8F至圖8H中示出的方法來形成柵電極Gl和G2、第二柵極覆蓋層37以及第二結區38 ο
[0136]根據第三實施例，第一空氣隙42可以定位在島型有源區141的短軸之間。因此，可以減小島型有源區141的短軸之間的寄生電容。
[0137]根據第三實施例，第二空氣隙41可以定位在島型有源區141的長軸之間，第一空氣隙42可以定位在島型有源區141的短軸之間。因此，可以減小相鄰的位線30之間的寄生電容而改善半導體器件的速度。此外，可以進一步抑制PG效應。
[0138]根據實施例，可以形成在器件隔離區中形成的屏蔽柱以抑制經過柵極效應。此外，根據實施例，通過屏蔽柱可以控制閾值電壓。
[0139]此外，根據實施例，可以通過形成空氣隙來減小寄生電容。
[0140]雖然已經關于特定實施例描述了本發明，但對于本領域技術人員將明顯的是，在不脫離如所附權利要求書中所限定的本發明的精神和范圍的情況下，可以做出各種改變和修改。
[0141]通過以上實施例可見，本申請可以提供以下技術方案。
[0142]技術方案1.一種半導體器件，包括:
[0143]半導體襯底，具有多個有源區以及用于將所述多個有源區彼此隔離的器件隔離區；以及
[0144]掩埋位線和埋柵電極，形成在半導體襯底中，
[0145]其中，器件隔離區包括在第一方向上延伸的第一器件隔離區以及在與第一方向交叉的第二方向上延伸且具有屏蔽柱的第二器件隔離區。
[0146]技術方案2.如技術方案I所述的半導體器件，其中，屏蔽柱電耦接至半導體襯底。
[0147]技術方案3.如技術方案I所述的半導體器件，其中，屏蔽柱包括用硼摻雜的多晶娃。
[0148]技術方案4.如技術方案I所述的半導體器件，還包括在第一方向上延伸的第一隔離溝槽，其中，第一器件隔離區形成在第一隔離溝槽中。
[0149]技術方案5.如技術方案I所述的半導體器件，還包括在第二方向上延伸的第二隔離溝槽，其中，第二器件隔離區形成在第二隔離溝槽中。
[0150]技術方案6.如技術方案5所述的半導體器件，其中，第二器件隔離區包括:
[0151]內襯，形成在第二隔離溝槽的側壁上；以及
[0152]隔離介電層，覆蓋屏蔽柱，
[0153]其中，內襯定位在屏蔽柱與第二隔離溝槽的側壁之間。
[0154]技術方案7.如技術方案I所述的半導體器件，還包括:
[0155]基體溝槽，在掩埋位線之下；以及
[0156]穿通阻止層，形成在基體溝槽中。
[0157]技術方案8.如技術方案I所述的半導體器件，其中，每個有源區具有長軸和短軸，第一隔離區定位在相鄰的有源區的短軸之間，第二隔離區定位在相鄰的有源區的長軸之間。
[0158]技術方案9.如技術方案8所述的半導體器件，其中，屏蔽柱定位在相鄰的有源區的長軸之間。
[0159]技術方案10.—種半導體器件，包括:
[0160]半導體襯底，具有多個有源區和用于將所述多個有源區彼此隔離的器件隔離區；以及
[0161]掩埋位線和埋柵電極，形成在半導體襯底中，
[0162]其中，器件隔離區包括在第一方向上延伸的第一器件隔離區以及在與第一方向交叉的第二方向上延伸且具有空氣隙和導電屏蔽柱的第二器件隔離區，
[0163]其中，每個有源區由第一器件隔離區和第二器件隔離區來限定。
[0164]技術方案11.如技術方案10所述的半導體器件，其中，導電屏蔽柱電耦接至半導體襯底。
[0165]技術方案12.如技術方案10所述的半導體器件，其中，導電屏蔽柱包括用硼摻雜的多晶娃。
[0166]技術方案13.如技術方案10所述的半導體器件，其中，第二器件隔離區包括覆蓋導電屏蔽柱和空氣隙的隔離介電層。
[0167]技術方案14.如技術方案10所述的半導體器件，其中，每個有源區具有短軸和長軸，第一器件隔離區定位在相鄰的有源區的短軸之間，第二器件隔離區定位在相鄰的有源區的長軸之間。
[0168]技術方案15.—種半導體器件，包括:
[0169]半導體襯底，包括多個有源區以及用于將所述多個有源區彼此隔離的器件隔離區；以及
[0170]掩埋位線和埋柵電極，形成在半導體襯底中，
[0171]其中，器件隔離區包括第一器件隔離區和第二器件隔離區，第一器件隔離區在第一方向上延伸且具有第一空氣隙，第二器件隔離區在與第一方向交叉的第二方向上延伸且具有第二空氣隙和導電屏蔽柱，以及
[0172]其中，每個有源區由第一器件隔離區和第二器件隔離區來限定。
[0173]技術方案16.如技術方案15所述的半導體器件，其中，導電屏蔽柱電耦接至半導體襯底。
[0174]技術方案17.如技術方案15所述的半導體器件，其中，導電屏蔽柱包括用硼摻雜的多晶娃。
[0175]技術方案18.如技術方案15所述的半導體器件，其中，每個有源區具有短軸和長軸，
[0176]其中，第一器件隔離區定位在相鄰的有源區的短軸之間，以及
[0177]其中，第二器件隔離區定位在相鄰的有源區的長軸之間。
[0178]技術方案19.如技術方案18所述的半導體器件，其中，導電屏蔽柱和第二空氣隙定位在相鄰的有源區的長軸之間。
[0179]技術方案20.如技術方案18所述的半導體器件，其中，第一空氣隙定位在相鄰的有源區的短軸之間。
【主權項】
1.一種半導體器件，包括: 半導體襯底，具有多個有源區以及用于將所述多個有源區彼此隔離的器件隔離區；以及 掩埋位線和埋柵電極，形成在半導體襯底中， 其中，器件隔離區包括在第一方向上延伸的第一器件隔離區以及在與第一方向交叉的第二方向上延伸且具有屏蔽柱的第二器件隔離區。2.如權利要求1所述的半導體器件，其中，屏蔽柱電耦接至半導體襯底。3.如權利要求1所述的半導體器件，其中，屏蔽柱包括用硼摻雜的多晶硅。4.如權利要求1所述的半導體器件，還包括在第一方向上延伸的第一隔離溝槽，其中，第一器件隔離區形成在第一隔離溝槽中。5.如權利要求1所述的半導體器件，還包括在第二方向上延伸的第二隔離溝槽，其中，第二器件隔離區形成在第二隔離溝槽中。6.如權利要求5所述的半導體器件，其中，第二器件隔離區包括: 內襯，形成在第二隔離溝槽的側壁上；以及 隔離介電層，覆蓋屏蔽柱， 其中，內襯定位在屏蔽柱與第二隔離溝槽的側壁之間。7.如權利要求1所述的半導體器件，還包括: 基體溝槽，在掩埋位線之下；以及 穿通阻止層，形成在基體溝槽中。8.如權利要求1所述的半導體器件，其中，每個有源區具有長軸和短軸，第一隔離區定位在相鄰的有源區的短軸之間，第二隔離區定位在相鄰的有源區的長軸之間。9.一種半導體器件，包括: 半導體襯底，具有多個有源區和用于將所述多個有源區彼此隔離的器件隔離區；以及 掩埋位線和埋柵電極，形成在半導體襯底中， 其中，器件隔離區包括在第一方向上延伸的第一器件隔離區以及在與第一方向交叉的第二方向上延伸且具有空氣隙和導電屏蔽柱的第二器件隔離區， 其中，每個有源區由第一器件隔離區和第二器件隔離區來限定。10.一種半導體器件，包括: 半導體襯底，包括多個有源區以及用于將所述多個有源區彼此隔離的器件隔離區；以及 掩埋位線和埋柵電極，形成在半導體襯底中， 其中，器件隔離區包括第一器件隔離區和第二器件隔離區，第一器件隔離區在第一方向上延伸且具有第一空氣隙，第二器件隔離區在與第一方向交叉的第二方向上延伸且具有第二空氣隙和導電屏蔽柱，以及 其中，每個有源區由第一器件隔離區和第二器件隔離區來限定。
【文檔編號】H01L21/762GK106067439SQ201510894820
【公開日】2016年11月2日
【申請日】2015年12月8日 公開號201510894820.4, CN 106067439 A, CN 106067439A, CN 201510894820, CN-A-106067439, CN106067439 A, CN106067439A, CN201510894820, CN201510894820.4
【發明人】金承煥
【申請人】愛思開海力士有限公司