一種防止電流倒灌的雙向IO電路的制作方法

本發明屬于集成電路技術領域，具體涉及一種防止電流倒灌的雙向IO電路。

背景技術：

隨著集成電路技術的大力發展，電子產品與工作、生活的聯系越發緊密，單片機作為電子產品中控制各個組件的核心模塊，其端口常常需要跟不同電源電壓的芯片端口進行通訊。

現有的IO輸出端電路通常如圖1中實線所示。當此IO處于輸入模式時，此時內部控制信號會將V_A置高(即為V_DD)，將V_B置低，目的是將PMOS、NMOS關斷，以防止晶體管導通形成倒灌電流。由于PMOS管的源極、襯底、柵極均為V_DD，則此PMOS管可以等效為一個二極管，且輸入端V_OUT接二極管正相端，V_DD接二極管負相端，等效二極管如圖1中虛線D_PAR所示。

當電路處于正常輸入模式時，輸入信號V_OUT的電壓小于或者等于V_DD，即此時等效二極管的正相端電壓V_OUT小于或等于其反相端電壓V_DD，因此二極管不導通，則PMOS不會有漏電，電路可以有效關斷；

然而當電路處于高壓輸入模式時，V_OUT的電壓大于V_DD，此時等效二極管的正相端電壓V_OUT大于反相端電壓V_DD，當V_OUT的電壓比V_DD大超過一個正偏二極管的導通電壓(通常為0.7V)時，等效二極管導通，電流會從輸入端V_OUT流經PMOS，最后倒灌到芯片的電源電壓V_DD上，如果PMOS的尺寸過大，可能導致芯片因電流過大而發燙，甚至燒毀等情況。

技術實現要素：

有鑒于此，本發明的主要目的在于提供一種防止電流倒灌的雙向IO電路，能夠防止電流倒灌，避免PMOS管發燙甚至燒毀的情況。

為達到上述目的，本發明的技術方案是這樣實現的：

本發明實施例提供一種防止電流倒灌的雙向IO電路，包括雙向IO模塊，襯底電壓偏置模塊以及柵極電壓偏置模塊；

所述襯底電壓偏置模塊，與雙向IO模塊連接，用于通過輸出信號控制雙向IO模塊內PMOS管的導通情況；

所述柵極電壓偏置模塊，分別與雙向IO模塊、襯底電壓偏置模塊連接，用于通過輸出信號控制雙向IO模塊內PMOS管的導通情況和襯底電壓偏置模塊內PMOS管的導通情況。

上述方案中，所述雙向IO模塊包括PMOS驅動管M_P1、NMOS驅動管M_N1、PMOS上拉管M_PU及緩沖器I₁；所述PMOS驅動管M_P1的源極接V_DD，柵極接V_PM，漏極接V_OUT，襯底接V_BULK；所述NMOS驅動管M_N1的漏極接V_OUT，柵極接V_NDRV，源極、襯底均接到地；所述上拉管M_PU的源極接電源電壓V_DD，柵極接V_PUB，襯底接V_BULK，漏極接V_OUT；所述的緩沖器I₁的輸入端接V_OUT，輸出端接V_IN。

上述方案中，所述襯底電壓偏置模塊包括兩個PMOS管M_P2、M_P3；所述PMOS管M_P2的源極接V_DD，柵極接V_CTL，漏極、襯底都接到V_BULK；所述PMOS管M_P3的源極、襯底都接到V_BULK，柵極接V_DD，漏極接V_OUT。

上述方案中，所述柵極電壓偏置模塊包括五個PMOS管M_P4、M_P5、M_P6、M_P7、M_P8以及三個NMOS管M_N2、M_N3、M_N4；所述PMOS管M_P4的源極接V_PM，柵極接V_DD，漏極接V_OUT，襯底接V_BULK；所述M_P5的柵極接V_OE，漏極接V_OUT，襯底接V_BULK，源極接V_CTL；所述M_P6的漏極接V_PUB，襯底接V_BULK，源極接V_OUT，柵極接V_DD；所述M_P7的源極V_PDRV，柵極接V_CTL，襯底接V_BULK，漏極接V_PM；所述M_P8的源極接V_PULLB，柵極接V_CTL，漏極接V_PUB，襯底接V_BULK；所述NMOS管M_N2的漏極接V_CTL，柵極接V_OE，源極、襯底都接地，所述NMOS管M_N3的漏極接V_PDRV，柵極接V_DD，源極接V_PM，襯底接地；所述M_N4的漏極接V_PULLB，柵極接V_DD，源極接V_PUB，襯底接地。

上述方案中，所述雙向IO模塊輸入信號為V_PM、V_BULK、V_NDRV、V_DD、V_OUT，的輸出電壓為V_IN。

上述方案中，所述襯底電壓偏置模塊的輸入信號為V_CTL、V_DD、V_OUT，輸出電壓為V_BULK。

上述方案中，所述柵極電壓偏置模塊的輸入信號為V_PDRV、V_OE、V_PULLB、V_BULK、V_DD、V_OUT,輸出電壓為V_PM、V_CTL、V_PU。

與現有技術相比，本發明通過所述柵極電壓偏置模塊通過輸出控制襯底電壓偏置模塊內PMOS管的導通情況，進而控制襯底電壓偏置模塊的輸出；所述柵極電壓偏置模塊和襯底電壓偏置模塊共同控制雙向IO模塊內PMOS管的導通情況，實現防止電流倒灌。

附圖說明

圖1是現有的輸出驅動管的電路；

圖2是本發明實施例提供一種防止電流倒灌的雙向IO電路的電路圖；

圖3是本發明實施例提供一種防止電流倒灌的雙向IO電路中襯底電壓偏置模塊的電路圖；

圖4是本發明實施例提供一種防止電流倒灌的雙向IO電路中柵極電壓偏置模塊的電路圖。

具體實施方式

為了使本發明的目的、技術方案及優點更加清楚明白，以下結合附圖及實施例，對本發明進行進一步詳細說明。應當理解，此處所描述的具體實施例僅僅用以解釋本發明，并不用于限定本發明。

本發明實施例提供一種防止電流倒灌的雙向IO電路，如圖2所示，包括雙向IO模塊101，襯底電壓偏置模塊102以及柵極電壓偏置模塊103。

所述襯底電壓偏置模塊102，與雙向IO模塊101連接，用于控制雙向IO模塊101內PMOS管的導通情況。

所述柵極電壓偏置模塊103，分別與雙向IO模塊101、襯底電壓偏置模塊102連接，用于控制雙向IO模塊101內PMOS管的導通情況和襯底電壓偏置模塊102內PMOS管的導通情況。

所述雙向IO模塊101輸入信號為V_PM、V_BULK、V_NDRV、V_DD、V_OUT，的輸出電壓為V_IN；所述襯底電壓偏置模塊102的輸入信號為V_CTL、V_DD、V_OUT，輸出電壓為V_BULK；所述柵極電壓偏置模塊103的輸入信號為V_PDRV、V_OE、V_PULLB、V_BULK、V_DD、V_OUT,輸出電壓為V_PM、V_CTL、V_PUB；其特征在于雙向IO電路的輸入信號為V_PM、V_BULK、V_NDRV、V_DD、V_OUT。

如圖2所示，所述雙向IO模塊101包括PMOS驅動管M_P1、NMOS驅動管M_N1、PMOS上拉管M_PU及緩沖器I₁；所述PMOS驅動管M_P1的源極接V_DD，柵極接V_PM，漏極接V_OUT，襯底接V_BULK；所述NMOS驅動管M_N1的漏極接V_OUT，柵極接V_NDRV，源極、襯底均接到地；所述上拉管M_PU的源極接電源電壓V_DD，柵極接V_PUB，襯底接V_BULK，漏極接V_OUT；所述的緩沖器I₁的輸入端接V_OUT，輸出端接V_IN。

如圖3所示，所述襯底電壓偏置模塊102包括兩個PMOS管M_P2、M_P3；所述PMOS管M_P2的源極接V_DD，柵極接V_CTL，漏極、襯底都接到V_BULK；所述PMOS管M_P3的源極、襯底都接到V_BULK，柵極接V_DD，漏極接V_OUT。

如圖4所示，所述柵極電壓偏置模塊103包括五個PMOS管M_P4、M_P5、M_P6、M_P7、M_P8以及三個NMOS管M_N2、M_N3、M_N4；所述PMOS管M_P4的源極接V_PM，柵極接V_DD，漏極接V_OUT，襯底接V_BULK；所述M_P5的柵極接V_OE，漏極接V_OUT，襯底接V_BULK，源極接V_CTL；所述M_P6的漏極接V_PUB，襯底接V_BULK，源極接V_OUT，柵極接V_DD；所述M_P7的源極V_PDRV，柵極接V_CTL，襯底接V_BULK，漏極接V_PM；所述M_P8的源極接V_PULLB，柵極接V_CTL，漏極接V_PUB，襯底接V_BULK；所述NMOS管M_N2的漏極接V_CTL，柵極接V_OE，源極、襯底都接地，所述NMOS管M_N3的漏極接V_PDRV，柵極接V_DD，源極接V_PM，襯底接地；所述M_N4的漏極接V_PULLB，柵極接V_DD，源極接V_PUB，襯底接地。

在正常輸入模式下，即電源電壓V_DD大于或等于輸出端電壓V_OUT，且上拉開啟，因此有：V_DD>V_OUT，V_PDRV＝V_DD，V_NDRV＝0V，V_OE＝0V且V_PULLB＝0V。

如圖2所示，所述NMOS驅動管M_N1的源極、襯底接地，柵極V_NDRV電壓為0V，因此M_N1關閉，且M_N1等效為一個正相端接地，負相端接V_OUT的二極管電路，因此M_N1無漏電；所述PMOS驅動管M_P1的源極接電源電壓V_DD，漏極接V_OUT，柵極電壓V_PM由柵極電壓偏置模塊103輸出，所述M_P1的襯底電壓V_BULK由襯底電壓偏置模塊102輸出；所述PMOS上拉管M_PU的源極接V_DD，漏極接V_OUT，所述M_PU的柵極電壓V_PUB由柵極電壓偏置模塊103輸出，襯底電壓V_BULK由襯底電壓偏置模塊102輸出，因此，M_P1、M_PU的導通情況由柵極電壓偏置模塊103、襯底電壓偏置模塊102的輸出共同決定。

如圖3所示，所述PMOS管M_P2的襯底、漏極接一起，源極接電源電壓V_DD，因此，所述PMOS管M_P2等效為一個二極管，該二極管的正相端接電源電壓V_DD，負相端接V_BULK；同理，所述PMOS管M_P3也等效為一個正相端接V_OUT，負相端接V_BULK的二極管。

當電源電壓V_DD大于或者等于輸出端電壓V_OUT時，V_BULK等于V_DD-0.7V(V_DD減去一個二極管的正向導通壓降，此時假定二極管的正向導通壓降為0.7V，也可以為其它數值)，所述PMOS管M_P3管的柵極接V_DD，所以,PMOS管M_P3管會一直保持關斷狀態，所述PMOS管M_P2由于源極接V_DD，漏極、襯底接V_DD-0.7V，因此,所述PMOS管M_P2的導通情況取決于所述PMOS管M_P2的柵極電壓V_CTL，而V_CTL由柵極電壓偏置模塊103輸出；同時，所述襯底電壓偏置模塊102的輸出電壓V_BULK＝V_DD-0.7V(假設二極管正相導通壓降為0.7V)。

如圖4所示，所述PMOS管M_P5管的柵極接V_OE，源極接V_CTL，漏極接V_OUT，襯底接V_BULK；此時,V_OE為低，0<V_OUT<V_DD，V_BULK＝V_DD-0.7V，所以M_P5導通，當V_CTL等于V_OUT時，M_P5關斷；所述PMOS管M_P7的源極電壓V_PDRV＝V_DD，柵極電壓V_CTL＝V_OUT，襯底電壓V_BULK＝V_DD-0.7V，由于V_DD>V_OUT，M_P7導通，則M_P7的漏極V_PM電壓等于其源極電壓V_PDRV，即等于V_DD；同理，V_PUB等于V_PULLB，即等于0V(此時為M_N4導通)；M_P6的源極電壓為V_OUT，M_P6的柵極電壓為V_DD，M_P6的襯底電壓為V_DD-0.7V，M_P6的漏極電壓V_PUB為0V，因此M_P6無漏電；同理，M_P4的源極電壓為V_DD，M_P4的柵極電壓為V_DD，M_P4的襯底電壓為V_DD-0.7V，M_P4的漏極電壓為V_OUT，由于V_OUT<V_DD，因此M_P4無漏電；故，所述柵極電壓偏置模塊103無漏電，且輸出的電壓如下：V_CTL＝V_OUT，V_PM＝V_DD，V_PUB＝0V。

由于V_CTL＝V_OUT，如圖3所示，M_P2的柵極接V_OUT，漏極、襯底均接的V_DD-0.7V，M_P2的源極接V_DD，此時M_P2導通，使其襯底電壓V_BULK被拉高至V_DD，由于M_P2的源漏極電壓差趨近于零，此時M_P2關閉，由于雙向IO電路、襯底電壓偏置電路、柵極電壓偏置電路是一個整體，因此正常模式下，V_BULK最終會等于V_DD，即由襯底電壓偏置模塊102先送出V_BULK＝V_DD-0.7V，然后柵極電壓偏置模塊103再送出V_CTL＝V_OUT，V_CTL又會送回襯底電壓偏置模塊102，使V_BULK＝V_DD，M_P2關斷完成。因此，在穩定狀態是M_P2無漏電，所以襯底電壓偏置模塊102也無漏電，且V_BULK＝V_DD。

如圖2所示，所述PMOS驅動管M_P1的源極接電源電壓V_DD，柵極接電壓V_PM＝V_DD，漏極接V_OUT，襯底接電壓V_BULK＝V_DD，因此M_P1的源極、柵極、襯底均接到V_DD，M_P1等效為一個正相端接V_OUT，負相端接V_DD的二極管，由于V_OUT<V_DD，因此M_P1關斷；同理，所述PMOS上拉管M_PU的源極接V_DD，柵極接電壓V_PUB＝0V，漏極接V_OUT，襯底接V_BULK＝V_DD，因此，M_PU導通，V_OUT會被拉高至V_DD；當V_OUT拉高至V_DD，M_PU關斷，所以在穩定狀態下，所述雙向IO模塊101無漏電。

綜上，在正常輸入模式下，本發明能夠實現無漏電。

在高壓輸入模式下，即電源電壓V_DD小于電壓V_OUT，且上拉開啟，因此有：V_DD<V_OUT，V_PDRV＝V_DD，V_NDRV＝0V，V_OE＝0V且V_PULLB＝0V。

如圖2所示，與正常輸入模式相同，所述NMOS驅動管M_N1的柵極、源極及襯底均接地，因此M_N1關閉，且即使V_OUT大于V_DD也不會有漏電；所述PMOS驅動管M_P1的源極接V_DD，漏極接V_OUT，柵極電壓V_PM、襯底電壓V_BULK分別來自柵極電壓偏置模塊103及襯底電壓偏置模塊102的輸出；

如圖3所示，當V_OUT>V_DD時，由于M_P3的漏極接V_OUT，柵極接V_DD，因此，襯底電壓V_BULK被拉高至V_OUT，即V_BULK＝V_OUT，此時M_P3關斷，而M_P2的柵極電壓V_CTL由柵極電壓偏置模塊103輸出；

如圖4所示，所述PMOS管M_P5的柵極接V_OE，源極接V_CTL，漏極接V_OUT，襯底接V_BULK；此時，V_OE＝0V，V_BULK＝V_OUT>V_DD，M_P5導通，V_CTL被拉高到接近V_OUT，當V_CTL＝V_OUT時，M_P5關斷；由于M_P4的漏極接V_OUT，襯底電壓V_BULK＝V_OUT，柵極接V_DD，由于V_OUT>V_DD，因此M_P4導通，當V_PM＝V_OUT時，M_P4關斷；同理，V_PUB＝V_OUT，且M_P6關斷；所述M_P7的源極電壓V_PDRV＝V_DD，柵極接V_CTL＝V_OUT，漏極接V_PM＝V_OUT，襯底接V_BULK＝V_OUT，即M_P7的柵極、漏極、襯底均接V_OUT，M_P7等效為一個正相端接V_DD，負相端接V_OUT的二極管，由于V_OUT>V_DD，二極管關斷，則M_P7關斷；同理M_P8等效為一個正相端接V_DD，負相端接V_OUT的二極管，因此M_P8關斷；因此，所述柵極電壓偏置模塊103無漏電產生，且其輸出電壓的情況如下：V_PM＝V_OUT；V_CTL＝V_OUT；V_PUB＝V_OUT。

如圖3所示，V_CTL＝V_OUT，則M_P2的柵極、漏極、襯底均接到V_OUT，M_P2等效為一個正相端接V_DD，負相端接V_OUT的二極管，由于V_OUT>V_DD，因此，M_P2管關斷。

如圖2所示，V_PM＝V_OUT，V_BULK＝V_OUT，同理，M_P1也相當于正相端接V_DD，負相端接V_OUT的二極管，由于V_OUT>V_DD，因此，M_P1關斷；V_PUB＝V_OUT，V_BULK＝V_OUT，M_PU與M_P1原理相同，則M_PU關斷。

綜上所述，本發明在高壓下，能夠有效的防止驅動管的電流倒灌。

在正常的輸出模式下(假設輸出電平為低)，則上拉關閉，因此有：V_DD>V_OUT，V_OE＝V_DD，V_PDRV＝V_NDRV＝V_DD，V_PULLB＝V_DD。

如圖2所示，M_N1的柵極接電壓V_NDRV＝V_DD，M_N1的源極、襯底接地，M_N1導通，V_OUT＝0V，M_P1、M_PU的導通情況取決于襯底電壓偏置模塊102和柵極電壓偏置模塊103的輸出電壓值；

如圖3所示，V_BULK＝V_DD-0.7V，M_P2管的導通情況取決于柵極電壓偏置模塊103；

如圖4所示，M_N2的源極、襯底接地，柵極電壓V_OE＝V_DD，因此M_N2導通，當V_CTL＝0V，M_N2關斷，M_P7的源極電壓V_PDRV＝V_DD，M_P7的襯底電壓V_BULK＝V_DD-0.7V，柵極電壓為V_CTL＝0V，因此，M_P7導通，V_PM電壓等于V_PDRV＝V_DD，即V_PM＝V_DD；同理，M_P8導通，V_PUB＝V_DD；

如圖3所示，V_CTL＝0V，則M_P2導通，V_BULK被拉高至V_DD，然后M_P2關斷，則V_BULK＝V_DD；

如圖2中虛線框所示，V_PM＝V_DD，V_BULK＝V_DD，則M_P1等效為一個正相端接V_OUT，負相端接V_DD的二極管，由于V_OUT＝0V<V_DD，因此M_P1斷，M_P1無漏電；V_PUB＝V_DD，V_BULK＝V_DD，因此M_PU同樣等效為一個二極管，與M_P1相似的，M_PU關斷，M_PU無漏電。

綜上所述，正常輸出模式下，輸出電平為低電平時，該電路不會有倒灌電流的情況。

在正常輸出模式，輸出電平為高電平的情況與輸出電平為低的情況，現象及原理相似，在此不再復述。

以上所述，僅為本發明的較佳實施例而已，并非用于限定本發明的保護范圍。