一種控制高速pcb信號阻抗的方法
【專利摘要】本發明提供了一種控制高速PCB信號阻抗的方法，包括以下幾個步驟：首先根據設計要求選定PCB的板材，然后確定PCB層疊排列結構及各層參數，接著計算單端輸入線和差分輸入線的阻抗并得出它們的線寬參數和線距參數，再跟著根據線寬和線距設置布線規則并按照布線規則布線，最后將設計好的PCB進行加工，并對加工完成后的PCB進行阻抗測試驗證。本發明基于8層PCB合理設計的層疊結構，其阻抗匹配和合理的布線能保證高速PCB信號一次性通過阻抗匹配測試，可以避免高速PCB高速信號線測試中出現的因阻抗突變引起的信號反射和失真等信號完整性問題。
【專利說明】—種控制高速PCB信號阻抗的方法
【技術領域】
[0001]本發明涉及一種控制方法，特別涉及一種控制高速PCB信號阻抗的方法。
【背景技術】
[0002]隨著集成電路開關速度的提高以及PCB(Printed Circuit Board)板密度的增加，高速PCB設計中信號的高頻化和窄沿化促使著信號完整性(Signal Integrity(SI))問題變得不容忽視，同時也極具挑戰。在高速PCB設計中若不能較好地解決信號完整性的設計問題，將有可能造成高速PCB設計的致命錯誤，使得信號在PCB上的傳輸質量大打折扣，浪費財力物力，延長開發周期，降低設計效率。我們知道，信號在PCB上的傳輸質量直接影響PCB的性能，它關系到PCB阻抗設計的要求。在高速的PCB設計中，對信號的阻抗有著嚴格的要求，因此如何控制高速PCB信號的阻抗就成為PCB設計研究中的重要課題。
[0003]現有的PCB阻抗控制方法有以下幾點的不足:(I)在設計時不考慮印制板的板材結構，Pr印reg和core的物理特性(相對介電常數DK和損耗因子DF) (2)不知道信號層的殘銅率，不能精確得到介質層的層壓厚度。從而造成PCB板高速PCB的高速信號線阻抗控制不一致。
【發明內容】
[0004]為了克服上述技術問題，本發明提供一種控制高速PCB信號阻抗的方法，該方法能夠保證高速PCB信號一次性地通過阻抗匹配測試，可以避免高速PCB高速信號線測試中出現的因阻抗突變引起的信號反射和失真等信號完整性問題。
[0005]本發明所采用的技術方案是:
[0006]一種控制高速PCB信號阻抗的方法，其特征在于，包括以下步驟:
[0007](I)根據阻抗設計要求選定PCB的板材；
[0008](2)確定PCB層疊排列結構及各層參數；
[0009](3)計算單端輸入線和差分輸入線的阻抗并得出它們的線寬參數和線距參數；
[0010](4)根據線寬參數和線距參數設置布線規則并按照布線規則布線；
[0011](5)將設計好的PCB進行加工，并對加工完成后的PCB進行阻抗測試驗證。
[0012]優選地，所述步驟(2)的參數包括板材的介電常數與層厚。
[0013]優選地，所述PCB板材為FR4板材，其介電常數為3.85GHZ。
[0014]優選地，PCB層疊排列結構為8層，層的排列分別是ARTOl層為T0P01層，ART02層為 GND02 層，ART03 為 SIG03 層，ART04 層為 P0WER04 層，ART05 層為 P0WER05 層，ART06 層為 SIG03 層，ART07 層為 GND07 層，ART08 層為 B0TT0M08 層，其中 T0P01 層、ART03 層、ART06層與B0TT0M08層為高速信號的布線層。
[0015]優選地，所述T0P01到GND02的厚度為3.76mil, GND02到ART03core的厚度為
5.9mil, ART03 到 ART04 的厚度為 12.746mil, ART04 到 ART05core 的厚度為 5.9mil, ART05到 ART06 的厚度為 12.746mil,GND06 到 ART07core 的厚度為 5.9mil,ART07 到 B0TT0M08 的厚度為 3.76mil，其中，T0P01/B0TT0M08/ART03/ART06 的參考屏蔽層為 ART02/ART07。
[0016]優選地，所述單端輸入線外層T0P01/B0TT0M08線寬為6.5mil,單端輸入線內層ART03/ART06線寬為5.9lmil，差分輸入線外層T0P01/B0TT0M08線寬/線距為
5.4mil/8.6mil，差分輸入線內層線寬/線距為5mil/7.5mil。
[0017]優選地，所述的計算阻抗是使用阻抗計算軟件進行的，所述設置布線規則是使用EDA軟件進行。
[0018]本發明的有益效果是:本發明基于8層PCB合理設計的層疊結構，其阻抗匹配和合理的布線能保證高速PCB信號一次性通過阻抗匹配測試，可以避免高速PCB高速信號線測試中出現的因阻抗突變引起的信號反射和失真等信號完整性問題。
【專利附圖】
【附圖說明】
[0019]圖1是本發明的阻抗測試設計流程圖。
【具體實施方式】
[0020]下面結合附圖和實施方式對本發明進一步說明。
[0021]如圖1所示，本發明的一種控制高速PCB信號阻抗的方法，包括以
[0022]下步驟:
[0023]第一步，根據阻抗設計要求選定PCB的板材，優選所述PCB板材為FR4板材。
[0024]第二步，確定PCB層疊排列結構及各層參數，所述參數包括板材的介電常數與層厚，其介電常數優選為3.85GHZ。
[0025]本發明實施例的PCB層疊排列結構為8層，層的排列分別是ARTOl層為T0P01層，ART02 層為 GND02 層，ART03 為 SIG03 層，ART04 層為 P0WER04 層，ART05 層為 P0WER05 層，ART06 層為 SIG06 層，ART07 層為 GND07 層，ART08 層為 B0TT0M08 層，其中 T0P01 層、ART03層、ART06層與B0TT0M08層為高速信號的布線層。
[0026]本發明實施例的所述T0P01到GND02的厚度為3.76mil,GND02到ART03core的厚度 5.9mil,ART03 到 ART04 的厚度 12.746mil,ART04 到 ART05core 的厚度 5.9mil,ART05 到ART06 的厚度 12.746mil,GND06 到 ART07core 的厚度為 5.9mil,ART07 到 B0TT0M08 的厚度為 3.76mil，其中，T0P01/B0TT0M08/ART03/ART06 的參考屏蔽層為 ART02/ART07。
[0027]第三步，計算單端輸入線和差分輸入線的阻抗并得出它們的線寬參數和線距參數，具體運用阻抗計算軟件計算出滿足工藝要求的線寬和線距。本發明的實施例中，是計算單端輸入線控制50011111+/-101%和差分輸入線控制在lOOohm+/-^)1^的阻抗,在層疊結構和板材的厚度確定后，運用阻抗計算軟件計算出滿足工藝要求的線寬和線距。另外，本發明實施例優選所述單端輸入線外層T0P01/B0TT0M08線寬為6.5mil，單端輸入線內層ART03/ART06線寬為5.91mil，差分輸入線外T0P01/B0TT0M08線寬/線距為5.4mil/8.6mil，差分輸入線內層線寬/線距為5mil/7.5mil。
[0028]第四步，根據線寬參數和線距參數設置布線規則并按照布線規則布線，所述設置布線規則是使用EDA軟件進行，將計算好的線寬和線距用軟件設置好后，按照布線規則布線，布線結束后進行DRC檢查。
[0029]第五步，將設計好的PCB進行加工，并對加工完成后的PCB進行阻抗測試驗證。
[0030]以上所述只是本發明優選的實施方式，其并不構成對本發明保護范圍的限制。
【權利要求】
1.一種控制高速PCB信號阻抗的方法，其特征在于，包括以下步驟: (1)根據阻抗設計要求選定PCB的板材； (2)確定PCB層疊排列結構及各層參數； (3)計算單端輸入線和差分輸入線的阻抗并得出它們的線寬參數和線距參數； (4)根據線寬參數和線距參數設置布線規則并按照布線規則布線； (5)將設計好的PCB進行加工，并對加工完成后的PCB進行阻抗測試驗證。
2.根據權利要求1所述的控制高速PCB阻抗的方法，其特征在于，所述步驟(2)的參數包括板材的介電常數與層厚。
3.根據權利要求2所述的控制高速PCB阻抗的方法，其特征在于，所述PCB板材為FR4板材，其介電常數為3.85GHZ。
4.根據權利要求1所述的控制高速PCB阻抗的方法，其特征在于，PCB層疊排列結構為8層，層的排列分別是ART01層為T0P01層，ART02層為GND02層，ART03為SIG03層，ART04層為 P0WER04 層，ART05 層為 P0WER05 層，ART06 層為 SIG06 層，ART07 層為 GND07 層，ART08層為B0TT0M08層，其中T0P01層、ART03層、ART06層與B0TT0M08層為高速信號的布線層。
5.根據權利要求3所述的控制高速PCB阻抗的方法，其特征在于，所述T0P01到GND02 的厚度為 3.76mil, GND02 到 ART03core 的厚度為 5.9mil, ART03 到 ART04 的厚度為12.746mil, ART04 到 ART05core 的厚度為 5.9mil，ART05 到 ART06 的厚度為 12.746mil,GND06 到 ART07core 的厚度為 5.9mil, ART07 到 B0TT0M08 的厚度為 3.76mil。
6.根據權利要求3或4所述的控制高速PCB阻抗的方法，其特征在于，所述單端輸入線外層T0P01/B0TT0M08線寬為6.5mil，單端輸入線內層ART03/ART06線寬為5.91mil，差分輸入線外層T0P01/B0TT0M08線寬/線距為5.4mil/8.6mil，差分輸入線內層線寬/線距為5mil/7.5milο
7.根據權利要求1所述的控制高速PCB阻抗的方法，其特征在于，所述的計算阻抗是使用阻抗計算軟件進行的，所述設置布線規則是使用EDA軟件進行。
【文檔編號】H05K3/46GK104470266SQ201410749184
【公開日】2015年3月25日 申請日期:2014年12月9日 優先權日:2014年12月9日
【發明者】楊鵬 申請人:深圳怡化電腦股份有限公司, 深圳市怡化時代科技有限公司, 深圳市怡化金融智能研究院