有的交叉矩陣列式磁性隨機存儲器制造工藝流程圖；
[0038]圖4是本發明的較佳實施例的工藝流程圖；
[0039]圖5是底電極層、磁記憶單元層、硬掩膜層沉積完成后的多層膜結構示意圖；
[0040]圖6是圖5中底電極層的金屬層的結構示意圖；
[0041 ]圖7是圖5中底電極層的碳膜層的結構示意圖；
[0042]圖8是圖5中構成電流選擇器的導電層/半導體層/導電層結構示意圖；
[0043]圖9是圖5中構成電流選擇器的導電層/氧化物層/導電層結構示意圖；
[0044]圖10是圖5中MTJ的結構示意圖；
[0045]圖11是圖5中MTJ的另一結構示意圖；
[0046]圖12是圖5中硬掩膜的結構示意圖；
[0047]圖13是圖5中硬掩I旲的另一結構不意圖；
[0048]圖14是在圖5結構上涂布光刻膠后的結構示意圖；
[0049]圖15是圖14中光刻膠的結構示意圖；
[0050]圖16是圖14中光刻膠的另一結構示意圖；
[0051 ]圖17是圖5結構中硬掩膜圖案化后的結構示意圖；
[0052]圖18是圖17結構中蝕刻掉磁性記憶單元層后的結構示意圖；
[0053]圖19是圖18結構中蝕刻掉碳膜層的結構示意圖；
[0054]圖20是圖19結構中蝕刻掉金屬層的結構示意圖；
[0055]圖21是圖20結構進行電介質填充和平坦化后的結構示意圖；
[0056]圖22是圖21結構上沉積頂電極層后的結構示意圖；
[0057]圖23是本實施例的制造工藝完成后的結構不意圖。
【具體實施方式】
[0058]在本發明的實施方式的描述中，需要理解的是，術語“上”、“下”、“前”、“后”、“左”、“右”、“垂直”、“水平”、“頂”、“底”、“內”、“外”、“順時針”、“逆時針”等指示的方位或位置關系為基于附圖所示的方位或位置關系，僅是為了便于描述本發明和簡化描述，而不是指示或暗示所指的裝置或元件必須具有特定的方位、以特定的方位構造和操作，因此不能理解為對本發明的限制。
[0059]圖4是本實施例的磁性隨機存儲器制備工藝流程圖，具體工藝流程如下:
[0060]丨、多層膜制備
[0061 ]在娃襯底上生長Si02薄膜100，并在Si02薄膜100上依次制備底電極層、磁記憶單元層、硬掩膜層600，從而形成如圖5所示的多層膜結構，其中底電極層包括金屬層200和碳膜層300，磁記憶單元包括構成電流選擇器的膜層400以及構成MTJ的膜層500。相應工藝流程如下:
[0062](I)在Si02薄膜 100上通過物理氣相沉積(PVD,Physical Vapor Deposit1n)，如物理濺射，形成具有高導電性的鎢金屬，以形成鎢金屬層220，優選地，如圖6所示，在鎢金屬層220的上下分別沉積保護膜210、230，如在鎢金屬層220的上下兩側分別用了&~八&和丁&/TaN作為保護膜，即采用TaN/Ta/W/Ta/TaN的多層結構，其中左邊的材料層設置在右邊材料層之上，并且Ta也可以用Ti替代，即采用TiN/Ti/W/Ti/TiN的多層結構，或者直接用TiN或TaN作為保護膜。
[0063](2)通過化學氣相沉積(CVD，Chemical Vapor Deposit1n)，在金屬層200上沉積石墨烯層320(或石墨層)，優選地，如圖7所示，與上述鎢金屬層220上下類似，也同樣在石墨烯層320的上下分別沉積保護膜310、330，其中保護膜230和310可以共用，如在鎢金屬層220和石墨烯層320之間僅沉積一層TiN或TaN。
[0064](3)制備構成電流選擇器的膜層400可擇一選擇以下任一工藝:
[0065](3a)通過CVD形成半導體薄膜，并進行N型摻雜形成PN結的N型半導體層;再次通過CVD形成第二層半導體薄膜，并進行P型摻雜形成PN結的P型半導體層，其中半導體基相材料可以用S1、Ge、SiGe或SiC，并采用V價元素進行N型摻雜，以及III價元素進行P型摻雜。也可用111-￥1半導體基相材料GaAsSInP，并采用VI價元素進行N型摻雜，以及Π價元素進行P型摻雜。當然也可以先制備P型層再制備N型層。優選地，在P型和N型半導體層制備完成后，通過PVD沉積一層擴散阻止層，如使用TiN、TaN、CuN等，來將P型或N型半導體與后續需制備的MTJ隔離開，從而防止P型或N型半導體中的雜質擴散到MTJ中。
[0066](3b)通過CVD形成半導體薄膜，并進行N型摻雜形成PN結的N型半導體層;再次通過CVD形成第二層半導體薄膜，并進行P型摻雜形成PN結的P型半導體層，其中半導體基相材料可以用S1、Ge、SiGe或SiC，并采用V價元素進行N型摻雜，以及III價元素進行P型摻雜；也可用111-￥1半導體基相材料GaAsSInP，并采用VI價元素進行N型摻雜，以及Π價元素進行P型摻雜。接著沉積一金屬層，將上述制得的PN結覆蓋住。
[0067]然后在金屬層上繼續制備NP結，制備工藝與上述PN結的制備類似，區別在于先制備P型半導體層，再制備N型半導體層，完成后再沉積一金屬層，將NP結覆蓋住。
[0068]同樣地，上述NP/M/PN結構也可以替換為PN/M/NP結構，也可以替換為PNP管或NPN管;并且還可以替換為NiP或PiN結構。
[0069](3c)如圖8所示，依次制備導電層4101、半導體4201和導電層4301。其中，導電層4101和導電層4301可以采用金屬？1:、411、1?(1、11'、1?11、？(1、48、]\10、0、1、1';[、13或(^^1等，通過PVD形成。
[0070]半導體4201可通過以下兩種方法形成(以Si基材為例):
[0071]方法一:PVD方法，使用Si靶材，Ar為濺射氣體，生長一層非晶態的硅(a-Si)薄膜，完成后通過摻雜V價元素(如As、P等)將其變成N型半導體，或通過摻雜III價元素(如B等)，將其變成P型半導體。其中摻雜工藝可以直接在薄膜生長過程中的靶材上加入摻雜元素，也可以通過離子束注入的辦法來實現。
[0072]方法二: CVD方法，用含有硅的氣體(如SiH4)，通過高溫化學反應直接生成單晶或至少是多晶硅薄膜。也可以用PECVD的方法制成含有氫離子的非晶硅(S1:H)的薄膜，其中的氫離子可以消除那些沒有配對的Si鍵(dangling bonds)，然后進行高溫退火，消除缺陷。在生長過程中，可以加入含摻雜元素的氣體，直接將Si薄膜做成N型或P型半導體，或通過離子束注入的方法進行摻雜。
[0073]當然，以上兩種方法中，也可以不進行摻雜，而使用本征半導體。
[0074]優選地，當半導體4201為P型或N型半導體時，還可以在半導體4201與其上下導電層4301、4101之間分別沉積一擴散保護層(未示出)，如使用TiN、TaN等，以阻擋P型半導體或N型半導體中的雜質向導電層4301、4101內擴散。
[0075](3d)如圖9所示，通過PVD依次沉積導電層4102、氧化層4202和導電層4302。其中，導電層4102和導電層4302可以從以下金屬或其化合物中進行選擇，可以是Pt、T1、Ti/Pt(T1、Pt雙層金屬)、Pt/T1、Ta、Hf、Pt、Ru、Ag、N1、Al、Au、W、Cr、Zn、Cu、Mo、Co、Fe或Nb等元素金屬，也可以是上述任兩種以上元素金屬的合金，也可以是上述元素金屬的氮化物或上述任兩種以上元素金屬的合金的氮化物，如TiN、TaN等，也可以是上述元素金屬的晶態或非晶態硼化物或上述任兩種以上元素金屬的合金的晶態或非晶態硼化物，如TiB、TaB、AlB、CuB、祖8、0^、(:(^68等；氧化層4202可以從金屬01、0、(:0、恥、祖、0(1^1、？6、^\11、了3、]\%、￥、2『、Zn 或 ZnMg 的氧化物，如CrOx、NbOx、CuOx、Ni Ox、AlOx、FeOx、HfOx、TaOx、MgOx、ZnOx、ZnMgOx等，或是ΙΤ0，抑或是Si的氧化物中進行選擇，也可以是上述氧化物組成的雙層薄膜。典型的三層結構如Cr/CrOx/Au或Nb/NbOx/Nb等等。
[0076]優選地，還可以在導電層4302與氧