專利名稱：一種降低配線信號延遲的液晶顯示裝置及其制造方法
技術領域：
本發明涉及一種液晶顯示裝置及其制造方法，特別是涉及一種降低配線信號延遲的液晶顯示裝置及其制造方法。
背景技術：
液晶顯示器(LCD)是目前被廣泛使用的一種平面顯示器，跟其他顯示方式相比，具有低功耗、外型薄、重量輕、無輻射等優點。一般而言，LCD包括有陣列下基板、彩膜(CF)上基板及填充在上下基板之間的液晶層；陣列下基板上的顯示區域包含多個子像素區域，每個子像素區域一般為兩條柵極線(gate line，又稱掃描線)與兩條數據線(data line)交叉所形成的矩形或者其他形狀區域，其內設置有薄膜晶體管(TFT)以及像素電極，薄膜晶體管充當開關元件；CF上基板上的共通電極與陣列下基板上的像素電極之間的電場強度調制著液晶分子的偏轉方向。
隨著液晶顯示面板尺寸的增加及分辨率的提高，LCD的配線，包括數據線、柵極線、修復線等的RC Delay也會隨之增大。RC Delay中的R指配線上電阻、C指該層配線和陣列下基板其它導電層間的電容以及該層配線與彩膜上基板上的共通電極之間形成的電容。而過大的RC Delay會影響液晶顯示器的亮度、對比度等，從而降低顯示品質。如在柵極線打開TFT開關以及數據線對像素充電的過程中，柵極線上的RC delay會影響TFT的開關特性，數據線上的RC Delay則會影響加在液晶層上的信號電壓，從而影響顯示特性。
目前通常采用如下幾種方法來降低配線RC Delay第一種方法是采用低電阻率的配線材料。如用低電阻率的鋁或者鋁合金代替鉻。日本專利JP2000275679公開了一種雙層膜的配線結構，這種雙層膜由下層的鋁-釹合金和上層的高熔點金屬組成，該專利還公開了一種用濕法蝕刻雙層膜以形成陣列下基板的數據線的方法。在中國申請專利CN200380103627.X中，公開了一種使用更低電阻率的銅合金作為配線材料的方法。雖然采用銅或者銅合金作為配線材料能夠降低配線電阻R，從而降低配線上的信號延遲，但是目前還不能進行量產，實用性較差。
第二種方法是增加配線的寬度及厚度以降低配線的電阻，從而降低配線的信號延遲，但是增加配線寬度會使陣列下基板的開口率降低，同時和其它層之間的電容也會增大，對降低RC Delay的效果有限；另外，增加配線厚度還會增加靶材的使用量，影響產率(throughput)，還會增加產品點缺陷、線缺陷的發生率。
第三種方法是減少配線層和陣列下基板其它導電層之間的交疊面積。采用自對準工藝(Self-Alignment Process)能夠降低陣列下基板上各層配線之間的電容，從而減小配線的RC delay。但是考慮到目前的工藝能力，這種方法降低配線RC Delay的能力也有限。
發明內容
本發明解決的技術問題是要提供一種減少配線和彩膜基板共通電極之間的電容、從而降低配線信號延遲的液晶顯示裝置及其制造方法。
本發明提供一種降低配線信號延遲的液晶顯示裝置，包括一陣列下基板，根據需要設置有配線；一彩膜上基板，表面形成有共通電極層；其中與所述配線正對的共通電極層部分或全部被移除，形成狹縫。
上述配線可以為數據線、柵極線或修復線；所述柵極線和數據線交叉形成像素顯示區域，顯示區域內設置有像素電極。
本發明還提供一種降低配線信號延遲的液晶顯示裝置的制造方法，包括如下步驟提供一陣列下基板，根據需要設置配線；提供一彩膜上基板，表面上形成共通電極，去除部分或全部與配線交叉相對的共通電極層，形成狹縫；將上述陣列下基板和彩膜上基板貼合在一起。
基于上述構思，本發明的降低配線信號延遲的液晶顯示裝置，通過去除彩膜基板上部分或全部和配線相對的共通電極來減小配線和CF基板上共通電極之間的電容，從而減小配線上的RC Delay。配線和CF基板上共通電極之間的電容值近似等于兩個平行電極之間的電容值C＝εS/d其中C是兩個平行電極之間的電容值，ε是平行電極之間電介質的介電常數，S是兩個平行電極的正對面積，d是兩個平行電極之間的距離。從上面的公式可以看出，去除CF基板上部分或全部和配線相對的共通電極時S減小，ε、d保持不變，因此C減小，同時配線上的電阻保持不變，所以配線上的RC Delay減少。
為了更進一步了解本發明的特征及技術內容，請參閱以下有關本發明的詳細說明與附圖。然而附圖僅供參考與輔助說明用，不構成對本發明的限制。
圖1是本發明的液晶顯示裝置的上視圖；
圖2是本發明的像素結構的平面示意圖；圖3是圖2中沿A-A’的剖面示意圖；圖4是圖2中沿B-B’的剖面示意圖。
圖中標記說明1.陣列下基板10.顯示區域(AA區域)11.柵極線 12.數據線13.像素電極14.修復線 15.IC壓接端子16.IC壓接端子 17.Gate Fanout 18.Date Fanout2.彩膜上基板 20.共通電極21.狹縫具體實施方式
下面結合附圖及典型實施例對本發明作進一步說明。
圖1是本發明的液晶顯示裝置的上視圖；圖2是本發明的像素結構的平面示意圖；圖3是圖2中沿A-A’的剖面示意圖；圖4是圖2中沿B-B’的剖面示意圖。
參照圖1、圖2、圖3和圖4，一種降低配線信號延遲的液晶顯示裝置，包括一陣列下基板1，根據需要設置有配線，如柵極線11、數據線12、修復線14等輔助線；一彩膜上基板2，表面形成有共通電極層20；上下基板1和2之間填充有液晶層(圖中未繪示)；其中與上述配線正對的共通電極層20部分或全部被移除，形成狹縫21。
所述的柵極線11和數據線12交叉形成像素顯示區域10，顯示區域10內設置有像素電極13。修復線14環繞設置在顯示區域10周邊。顯示區域外柵極線11、數據線12分別與IC壓接端子15、16相連接，與連接的配線區域Gate Fanout17和Date Fanout18相對的共通電極20部分或是全部被移除，形成狹縫21。上述像素電極13或者共通電極20由ITO(銦錫氧化物)或IZO(銦鋅氧化物)構成。
一種降低配線信號延遲的液晶顯示裝置的制造方法，包括如下步驟提供一陣列下基板1，根據需要設置配線，如柵極線11、數據線12、修復線14等；提供一彩膜上基板2，表面上形成共通電極20；去除部分或全部與配線交叉相對的共通電極層20，如通過光刻法去除共通電極層20，形成狹縫21；在上下基板1和2之間填充液晶層(圖中未繪示)，然后將陣列下基板1和彩膜上基板2貼合在一起，形成配線信號延遲較低的液晶顯示裝置。
本發明實施例通過去除彩膜上基板2上部分或全部和柵極線11或數據線12相對的共通電極20來減小柵極線11或數據線12和彩膜上基板2上共通電極之間的電容，從而減小柵極線11或數據線12上的RC Delay。去除彩膜上基板上部分或全部和柵極線11或數據線12相對的共通電極20時，柵極線11或數據線12和共通電極20之間的相對面積S減小，介電常數ε、柵極線11或數據線12和共通電極20之間的距離d保持不變，因此C減小，同時柵極線11或數據線12上的電阻保持不變，因而柵極線11或數據線12的RC Delay減小。
對于有修復線14設計的液晶顯示裝置，如果修復線13從顯示區域10周邊走線，通常會存在修復線14信號延遲過大的問題，影響修復效果。修復線14的電容主要是修復線14和彩膜上基板2上的透明共通電極20之間的電容，通過在彩膜上基板2上形成透明共通電極20后，將部分或者全部對應于修復線14的透明共通電極20去除，可以降低修復線14與彩膜上基板2之間的電容。從而降低修復線14的RC Delay。
同理，去除與Fanout區17和18相對的透明共通電極14可以降低配線上的RC Delay。
為了更好的說明本發明效果，下面以Cs On Com型1440×900分辨率的19英寸寬屏AA區單根柵極線的RC Delay為例進行計算。
現有結構的液晶顯示裝置中，一個子像素上柵極線的電阻為1Ω作用，一個子像素柵極線和數據線之間的電容值為0.05pF左右，一個子像素柵極線和像素電極之間的電容值為0，一個子像素柵極線和彩膜基板上透明共通電極之間的電容值為0.02pF左右。采用本發明結構的液晶顯示裝置，即去除彩膜上基板上全部和柵極線相對的透明共通電極，一個子像素上柵極線的電阻為1Ω作用，一個子像素柵極線和數據線之間的電容值為0.05pF左右，一個子像素柵極線和像素電極之間的電容值為0，一個子像素柵極線和彩膜上基板上透明共通電極之間的電容值為0。
下表給出單根柵極線的RC Delay。
計算依據
計算結果
從上表可以看出，去除彩膜上基板上和柵極線相對應位置的共通電極時，可以減少約30％的延遲時間，明顯降低了柵極線上的RC delay，隨著液晶顯示面板尺寸的增大，降低RC Delay的效果會更加明顯。
權利要求
1.一種降低配線信號延遲的液晶顯示裝置，包括一陣列下基板，根據需要設置有配線；一彩膜上基板，表面形成有共通電極層；其特征在于與所述配線正對的共通電極層部分或全部被移除，形成狹縫。
2.根據權利要求1所述的液晶顯示裝置，其特征在于所述的配線為數據線、柵極線或修復線；所述的柵極線和數據線交叉形成像素顯示區域，顯示區域內設置有像素電極。
3.根據權利要求2所述的液晶顯示裝置，其特征在于所述的修復線環繞設置在顯示區域周邊。
4.根據權利要求2所述的液晶顯示裝置，其特征在于所述的柵極線或數據線在顯示區域外與IC壓接端子相連接，與上述連接的配線區域相對的共通電極層部分或全部被移除，形成狹縫。
5.根據權利要求1或2所述的液晶顯示裝置，其特征在于所述的共通電極、像素電極由ITO或IZO構成。
6.一種降低配線信號延遲的液晶顯示裝置的制造方法，包括如下步驟提供一陣列下基板，根據需要設置配線；提供一彩膜上基板，表面上形成共通電極，去除部分或全部與配線正對的共通電極層，形成狹縫；將上述陣列下基板和彩膜上基板貼合在一起。
7.根據權利要求6所述的制造方法，其特征在于所述的配線為數據線、柵極線或修復線；所述的柵極線和數據線交叉形成像素顯示區域，顯示區域內設置有像素電極。
8.根據權利要求7所述的制造方法，其特征在于所述的修復線環繞設置在顯示區域周邊。
9.根據權利要求7所述的制造方法，其特征在于所述的柵極線或數據線在顯示區域外與IC壓接端子相連接，與上述連接的配線區域相對的共通電極層部分或全部被移除，形成狹縫。
10.根據權利要求6所述的液晶顯示裝置，其特征在于通過光刻法去除部分或全部與配線正對的共通電極層。
全文摘要
本發明公開了一種降低配線信號延遲的液晶顯示裝置及其制造方法，液晶顯示裝置包括一陣列下基板，根據需要設置有配線，一彩膜上基板，表面形成有共通電極層，其中與所述配線正對的共通電極層部分或全部被移除，形成狹縫。通過去除彩膜上基板上部分或全部和配線相對的共通電極來減小配線和彩膜上基板上共通電極之間的電容，從而減小配線上的RC Delay。
文檔編號G09G3/36GK101038383SQ20061011831
公開日2007年9月19日 申請日期2006年11月13日 優先權日2006年11月13日
發明者田廣彥 申請人:上海廣電光電子有限公司