用于快閃裝置的集成工藝流程的制作方法

專利名稱：用于快閃裝置的集成工藝流程的制作方法
技術領域：
本發明大體上涉及非易失性快閃存儲器系統，且更具體來說涉及存儲器單元的結構 和存儲器單元陣列，以及形成其的工藝。
背景技術：
存在許多當今使用的商業上成功的非易失性存儲器產品，尤其是具有小形狀因數卡 形式的產品，其使用快閃EEPROM (電可擦除可編程只讀存儲器)單元陣列。可例如通 過以可移除方式將卡插入主機中的卡插槽中來將這些卡與主機介接。可購買的一些卡是 CompactFlash (CF)卡、多媒體卡(MMC)、安全數字(SD)卡、智能媒體卡、個人 標簽(P-標簽)和記憶棒卡。主機包含個人計算機、筆記本計算機、個人數字助理(PDA)、 各種數據通信裝置、數碼相機、蜂窩式電話、便攜式音頻播放器、汽車音響系統以及類 似類型的設備。在一種結構類型的NAND陣列中，其中兩個以上存儲器單元(例如16個或32個) 的串聯串連同一個或一個以上選擇晶體管連接在個別位線與參考電位之間以形成單元列。字線在大量這些列內的單元上延伸。 一列內的個別單元在編程期間的讀取和檢驗是 通過促使串中的其余單元硬接通，使得流過串的電流取決于存儲在所尋址單元中的電荷 電平。NAND結構陣列及其作為存儲器系統的一部分的操作的實例可參見第6,046,935號 美國專利，所述專利以全文引用的方式并入本文。己發現NAND存儲器裝置尤其適用于 大容量存儲應用，例如使用可移除存儲器卡的那些應用。在對上述單獨卡和主機的替代布置中，在一些實例中，存儲器系統一直連接到主機， 其提供專用于所述主機的嵌入式存儲器。如同在大多數集成電路應用中一樣，將實施某種集成電路功能所需的硅襯底區域縮 減的壓力對于快閃EEPROM系統來說同樣存在。不斷需要增加可存儲在硅襯底的給定區 域中的數字數據的量，以便增加給定尺寸的存儲器卡和其它類型封裝的存儲容量，或者 既增加容量又減小尺寸。增加數據存儲密度的一種方式是每個存儲器單元存儲一個以上 數據位。這是通過將浮動柵極電荷電平電壓范圍窗口劃分為兩個以上狀態來完成的。四 個此類狀態的使用允許每個單元存儲兩個數據位，八個狀態允許每個單元存儲三個數據 位，依此類推。多狀態快閃EEPROM結構和操作可參見第5,043,940號和第5,172,338號美國專利，所述專利以引用方式并入本文。也可通過減小存儲器單元和/或整個陣列的物理尺寸來實現增加的數據密度。通常針 對所有類型的電路執行對集成電路尺寸的縮減，因為處理技術隨著時間而改進，以允許 實施更小的形體尺寸。但通常存在給定電路布局可以此方式縮減到何種程度的限制，因 為常常存在至少一個關于其可縮減程度而受到限制的特征。當此情況發生時，設計者將 轉到正在實施的電路的新的或不同的布局或結構，以便減少執行其功能所需的硅區域的 量。上述快閃EERPOM集成電路系統的縮減可達成這些限制。形成小單元的一種方式是使用自對準的淺溝槽隔離(STI)技術。這使用STI結構來 隔離鄰近的浮動柵極單元串，例如NAND型存儲器陣列的那些浮動柵極單元串。根據此 技術，首先形成柵極電介質(隧道電介質)層和浮動柵極多晶硅層。接著，通過蝕刻柵 極電介質和浮動柵極多晶硅層以及下伏襯底以形成溝槽來形成STI結構。接著用合適的 材料(例如氧化物)填充這些溝槽以形成STI結構。柵極電介質和浮動柵極多晶硅層在 STI結構之間的部分是由STI結構界定，且因此認為是與STI結構自對準。通常，STI結 構具有等于通過所使用的處理技術可生產的最小形體尺寸的寬度。STI結構還通常以最 小形體尺寸間隔開。因此，柵極電介質和浮動柵極多晶硅層在STI區之間的部分也可具 有等于最小形體尺寸的寬度。浮動柵極多晶硅條帶在稍后的步驟中進一步形成為個別浮 動柵極。在NAND和其它類型的非易失性存儲器中，浮動柵極與通過其的控制柵極之間的場 耦合的量(耦合比)受到謹慎控制。耦合的量決定了置于控制柵極上的電壓有多少耦合 到下伏的浮動柵極。耦合百分比由許多因數決定，包含與控制柵極的表面重疊的浮動柵 極的表面區域的量。常常需要通過使重疊區域的量最大化來使浮動柵極與控制柵極之間 的耦合百分比最大化。增加耦合區域的一種方法可由袁(Yuan)等人的第5，343，063號美 國專利描述，所述專利以全文引用的方式并入本文。該專利中描述的方法是將浮動柵極 制造成比正常情況更厚，以提供可與控制柵極耦合的較大的垂直表面。僅將浮動柵極制造成更厚的一個問題在于，在浮動柵極之間形成的STI結構的縱橫 比增加。縱橫比等于STI結構的高度除以其寬度。因此，隨著浮動柵極的高度增加且STI 結構的高度相應增加，縱橫比增加。填充具有高縱橫比的STI溝槽可能存在特定問題。 這些問題對于具有非常小的最小形體尺寸的新一代存儲器裝置來說尤其重要。這些裝置 中的STI結構的寬度可縮減到非常小的大小，而電隔離相鄰單元所需的深度保持近似相 同。因此，這些STI結構的縱橫比往往較高。如果縱橫比太高，那么STI結構可能質量不夠。舉例來說，因為STI溝槽的開口處的沉積減少了朝向溝槽底部的沉積，所以可能 形成空洞。這些空洞可能導致有故障的裝置并引起良率損失。關于增加浮動柵極厚度和沿著浮動柵極的垂直表面具有耦合的另一問題在于，可能 難以準確且一致地控制這些表面的大小。在控制柵極的垂直延伸部向下延伸以提供增加 的耦合的情況下，這些延伸部的長度是關鍵的。這些延伸部的長度的變化可能導致耦合 比的不可接受的變化。如果延伸部太長，那么其可能影響下伏在柵極電介質下的溝道區。存儲器陣列通常制造在具有一些外圍電路的半導體芯片上。通常，存儲器陣列制造 在其中單一襯底稍后被劃分為單獨芯片的若干襯底上，其中每個芯片具有一個或一個以上存儲器陣列。某些外圍電路也可制造在與存儲器陣列在同一芯片上的外圍區域中。以 此方式，外圍電路可直接連接到存儲器陣列。外圍電路可包含驅動器電路、讀出放大器、 電荷泵、解碼器電路、控制器電路以及接口電路。在一些實例中，這些電路中的一些電 路不是形成在外圍區域中，而是形成在單獨芯片上。因此，外圍電路可在存儲器芯片之 間有所不同。與存儲器陣列制造在同一芯片上但不是存儲器陣列的一部分的任何電路均 可視為外圍電路。此芯片的在存儲器陣列外部的區域可視為外圍區域。外圍電路可與存 儲器陣列的電路非常不同。舉例來說，具有較厚柵極電介質的較大裝置可存在于外圍區 域中，以便處理高電壓。存儲器陣列與外圍區域之間的差異可能導致某些工藝步驟的問 題。可在存儲器陣列和外圍區域中產生不同結果的一個工藝步驟是化學機械拋光 (CMP)。 CMP可用于通過與研磨墊相抵地對襯底的表面拋光來使所述表面平面化，其中 在表面與墊之間具有化學漿料。通常，在CMP之前，表面由于沉積或移除一個或一個以 上材料層而不平坦。原則上，CMP以留下平面的表面的方式移除晶片表面上的材料。實 際上，局部特征可能導致表面是非平面。舉例來說，在CMP之前表面中的凹陷可能在 CMP之后有一定程度地保留。這種"凹坑"是在凹陷的底部處移除材料的結果，在該處 凹陷足夠寬以允許凹陷的底部處的CMP動作。凹坑傾向于僅針對較大凹陷發生，使得其 可能不影響存儲器陣列，但是對于具有大特征的外圍區域可能較顯著。對凹坑問題的先 前解決方法包含在很可能發生凹坑的區域中形成虛設圖案，使得在此區域中有更多材料 要移除。然而，形成虛設圖案通常涉及額外的圖案化步驟來建立虛設圖案的位置。因此，需要一種形成具有低縱橫比STI結構和在浮動柵極與控制柵極之間的高耦合 比的存儲器陣列的方法。還需要一種形成對浮動柵極與控制柵極之間的耦合具有高度控 制以使得耦合比一致的存儲器陣列的方法。還需要一種在具有外圍電路的存儲器芯片上形成存儲器陣列的方法，其中在存儲器陣列和外圍電路兩者上實現平面化。

發明內容
一種形成存儲器芯片的方法通過控制控制柵極的垂直延伸部的長度而提供對浮動柵 極與控制柵極之間的耦合比的高度控制。這是通過植入將被移除以用于控制柵極延伸部 的STI部分并選擇性移除經植入的STI材料而完成的。這經由簡單的定時蝕刻給予對蝕 刻深度的改進控制。在單元之間實現高耦合一致性，且控制柵極與柵極氧化物之間的分 隔維持在安全距離。通過提供高于平面化水平的突出部并使用軟蝕刻來移除這些突出部 并在平面化水平處停止，來防止平面化期間較大外圍結構的凹坑。 一旦實現相同材料的 平面化表面，后續的處理步驟(例如CMP)就提供比將從未經平面化的表面開始產生的 表面更平整的表面。
一種形成存儲器芯片的方法包含在存儲器陣列和外圍區域中形成柵極介電層，以及 形成上覆于柵極電介質上的多晶硅第一浮動柵極層(FG1)。在第一浮動柵極層上沉積氮 化硅(SiN)層。接著形成STI溝槽以分隔不同的組件(第一浮動柵極部分FG1)。用氧 化物填充STI溝槽以提供將相鄰的浮動柵極部分電隔離的STI結構。接著移除SiN部分， 且沉積和回蝕第二多晶硅層以形成第二浮動柵極部分(FG2)。在FG2沉積之前也可添加 額外的蝕刻步驟選擇，以將FG2腔加寬到所要寬度。接著，FG2部分基本上取代了存儲 器陣列中的SiN部分。因此，FG1和FG2部分形成與STI深度相比具有所要高度和寬度 的浮動柵極而不會增加原始的STI縱橫比，同時提供較大的垂直浮動柵極表面以實現良 好的單元耦合比。
在外圍區域中，第二多晶硅層經圖案化以使得上覆于第一浮動柵極部分上以及部分 在STI結構上延伸的FG2部分不被移除。這些部分的上覆于STI結構上的部分在STI結 構的上表面上方突出。接著在襯底上沉積第三導電多晶硅層，從而覆蓋包含突出部的存 儲器陣列和外圍電路。這在存儲器陣列區域中和外圍區域中的STI結構的中心部分上提 供大體上平面的上表面，其中具有高于在外圍區域中的平面表面的突出部。接著，平面 化步驟向下移除突出部到達STI結構上的第三多晶硅層的上表面的水平。這在存儲器陣 列上和外圍區域上提供大體上平面的表面。
執行穿過導電多晶硅進入下伏STI結構的離子植入，使得僅STI結構的上層接收大 量植入離子。導電多晶硅防止植入離子對存儲器陣列和外圍電路中的柵極氧化物充電。 隨后，向下移除多晶硅到達STI結構頂部的水平(留下存儲器陣列和外圍區域中的FG2 部分)。這在存儲器陣列和外圍區域中留下大體上平面(沒有凹坑)的FG2部分，因為在移除之前上表面是大體上平面的。接著將STI結構的經植入的上層蝕刻掉。因為此氧 化物上層經植入，所以其可比下部未經植入的氧化物選擇性蝕刻得更快。因此，可選擇 植入條件以產生在待蝕刻的層中具有高植入離子濃度且在下伏氧化物中具有低離子濃度 的植入輪廓。以此方式，未經植入的氧化物類似于充當蝕刻停止層，因為當蝕刻到達未 經植入的氧化物時蝕刻速率增加。可以此方式準確控制蝕刻的深度，使得氧化物的移除 在襯底上是一致的。
在移除STI結構的上部部分之后，在襯底上形成介電層，且在襯底上沉積另一導電 多晶硅層。此多晶硅層稍后形成控制柵極。此介電層延伸到通過移除STI結構的上部部 分所形成的間隙中。浮動柵極與控制柵極之間的耦合取決于控制柵極延伸到的深度，所 述深度又取決于氧化物被蝕刻得多深。因此，通過改進氧化物蝕刻深度的控制，可更準 確地控制控制柵極與浮動柵極之間的耦合，并使其更一致。可防止控制柵極延伸到其可 能不利地影響裝置特性的深度。


圖1展示具有存儲器陣列IIO和外圍區域的存儲器系統100的框圖。
圖2展示具有包含一部分存儲器陣列110和一部分外圍區域120的存儲器系統100
的存儲器芯片的若干部分的俯視圖。
圖3以橫截面展示在制造的中間階段，在存儲器陣列和外圍區域中形成柵極氧化物
層、第一多晶硅浮動柵極層、SiN層和STI結構之后圖2的存儲器芯片的部分。 圖4展示在移除上覆于FG1部分上的SiN部分之后圖3的芯片。 圖5展示在沉積第二多晶硅浮動柵極層和光致抗蝕劑蝕刻掩模之后圖4的芯片。 圖6展示在蝕刻移除第二浮動柵極層的暴露部分從而留下高于STI表面的多晶硅突
出部之后圖5的芯片。
圖7展示在襯底上沉積第三多晶硅層之后圖6的芯片。
圖8展示在將第二和第三柵極層向下平面化到達第三柵極層的大體上平面的上表面 的水平之后圖7的芯片。
圖9展示在穿過第三柵極層進入STI結構的上部部分的離子植入期間圖8的芯片。 圖IO展示在向下移除第二和第三柵極層到達STI結構頂部的水平之后圖9的芯片。 圖11展示在選擇性移除經植入STI氧化物之后圖IO的芯片。 圖12展示在襯底上沉積介電層之后圖11的芯片。
圖13展示在介電層上沉積控制柵極多晶硅以形成控制柵極層之后圖12的芯片。圖14展示類似于圖13的浮動柵極的浮動柵極的更詳細視圖。 圖15A展示類似于在CMP之前圖5結構的結構的橫截面。 圖15B展示在CMP之后圖15A的結構的橫截面。 圖16是圖3到14描述的工藝的流程圖。
具體實施例方式
在圖1的框圖中大體上說明并入本發明的各個方面的存儲器系統100的實例。大量 單獨可尋址的存儲器單元布置成行和列的規則陣列110,但其它物理的單元布置當然是可 能的。這里指定沿著陣列110的列延伸的位線通過線150與位線解碼器和驅動器電路130 電連接。在此描述中指定沿著陣列110的行延伸的字線通過線170電連接到字線解碼器 和驅動器電路190。解碼器130和190中的每一者通過總線160從存儲器控制器180接 收存儲器單元地址。解碼器和驅動電路還通過各自的控制與狀態信號線135和195連接 到控制器180。
控制器180可通過線140連接到主機裝置(未圖示)。主機可以是個人計算機、筆記 本計算機、數碼相機、音頻播放器、各種其它手持電子裝置以及類似物。圖1的存儲器 系統100將通常實施在根據若干現有的物理和電標準中的一種的卡中，所述標準例如來 自PCMCIA、 CompactFlash 協會、MMCTM協會等。當具有卡格式時，線140終止于卡 上的連接器中，其與主機裝置的互補連接器介接。許多卡的電接口遵循ATA標準，其中 存儲器系統使主機認為其如同是磁盤驅動器。其它存儲器卡接口標準也是存在的。在一 些系統中，存儲器卡可能不具有控制器，且控制器的功能可由主機實施。作為對卡格式 的替代，圖l所示類型的存儲器系統可一直嵌入在主機裝置中。
解碼器和驅動器電路130和190根據各自的控制和狀態線135和195中的控制信號， 在其在陣列110中通過總線160尋址的各自線中產生適當的電壓，以執行編程、讀取和 擦除功能。任何狀態信號，包含電壓電平和其它陣列參數由陣列110通過相同的控制和 狀態線135和195提供到控制器180。電路130內的多個讀出放大器接收指示陣列110 內所尋址的存儲器單元的狀態的電流或電壓電平，并在讀取操作期間通過線145向控制 器180提供關于那些狀態的信息。通常使用大量讀出放大器，以便能夠并行讀取大量存 儲器單元的狀態。在讀取和編程操作期間，通常通過電路190—次尋址一行單元，以便 存取由電路130選擇的所尋址行中的許多單元。在擦除操作期間，許多行中的每一行中 的所有單元通常作為一個區塊共同尋址以用于同時擦除。例如解碼器和驅動器電路130 和190的電路可視為外圍電路。存儲器系統100中的在存儲器陣列IIO外部的任何電路可視為外圍電路，且形成這 些電路的區域可視為外圍區域120。
圖2展示形成在硅襯底上的NAND存儲器單元陣列110的平面圖，其中為了解釋清 楚起見，其導電元件的重復結構的一小部分說明為在元件之間存在的介電層具有極少細 節。淺溝槽隔離(STI)結構210a-210d形成為延伸穿過襯底的表面。為了提供此描述的 慣例，STI區展示為在第一 x方向上間隔開，其中長度在第二 y方向上延伸，這第一方 向和第二方向本質上彼此正交。
在STI結構210a-210d之間，存在在y方向上運行的存儲器單元串220a-220c。因此， 串的方向平行于STI區的方向。每一串220a-220c包含串聯連接的許多存儲器裝置。圖2 展示三個此類串220a-220c的部分，其中針對每個串展示三個存儲器單元。然而，串 220a-220c含有圖2未圖示的額外單元。而且，陣列110含有在圖2中未呈現的額外串。 此類型的陣列可能具有數千個在每一串中具有16、 32或更多單元的串。
存儲器單元包含浮動柵極230和導電源極/漏極區240a和240b，所述區在鄰近于浮 動柵極的襯底中且在y方向上的每一側上。串由STI結構210a-210d分隔。STI結構 210a-210d形成隔離元件，其將源極/漏極區與鄰近串中單元的其它源極/漏極區電隔離。 沿著y方向，源極/漏極區240a-240c由鄰近單元共用。源極/漏極240a-240c將一個單元 電連接到下一單元，因此形成單元串。在此實例中的源極/漏極區240a-240c是通過將雜 質植入襯底中的所需區域中來形成的。
字線250a-250c展示為在圖2中的x方向上延伸越過陣列。字線250a-250c上覆于浮 動柵極的部分上，且還部分圍繞浮動柵極。與圖示陣列類似的陣列可參見2004年3月 12日申請的第10/799,060號美國專利申請案，所述申請案以全文引用的方式并入本文。
圖2還展示外圍區域120的一部分。通常，裝置在存儲器陣列形成的同時形成在外 圍區域120中。外圍區域120中的裝置可比存儲器陣列110的裝置大。舉例來說，某些 大的高壓裝置可形成在外圍區域120中。大的STI結構210x、 210y形成在外圍區域120 中。具有存儲器陣列和外圍電路的存儲器系統和形成其的特定工藝的描述可參見2004年 12月22日申請的第11/021,693號和第11/020,402號美國專利申請案，所述申請案以全 文引用的方式并入本文。
圖2中未展示金屬導體層。由于多晶硅元件通常具有顯著小于金屬導電性的導電性， 因此金屬導體包含在單獨層中，其中沿著多晶硅元件的長度以周期性間隔形成對通過任 何中間層的各自金屬線的連接。而且，字線可包含金屬或金屬硅化物部分以增加字線的導電性。舉例來說，例如鈷或鎢的難熔金屬可用于在多晶硅層上形成硅化物層。硅化物 材料比多晶硅具有更高的導電性，且因此改進沿著字線的電傳導。
圖3展示圖2的存儲器陣列110和外圍區域120處于陣列制造中間階段的橫截面。 圖3展示圖2中由I-I指示的沿著x方向的橫截面。在圖3中，第一浮動柵極層(FG1) 和氮化硅層(SiN)已經形成，并通過STI結構210a-210d、 210x-210z的形成而劃分為柵 極電介質材料部分302a-302c、 304x、 304y、第一浮動柵極材料部分306a-306c、 306x、 306y以及氮化硅部分308a-308c、 308x、 308y。薄柵極介電層可用在存儲器陣列中，而相 同或不同的柵極介電層厚度用于外圍電路。在一個實例中，近似70-90埃的柵極電介質 用于存儲器陣列中以形成柵極電介質部分302a-302c,而300-400埃的柵極電介質用于形 成介電部分304x、 304y以用于外圍區域120中的高壓外圍電路。FG1和SiN層形成在柵 極介電層上。在形成FG1和SiN層之后，形成STI結構210a-210d、 210x-210y。光致抗 蝕劑掩模層可用于界定STI結構210a-210d、 210x-210y的位置。接著根據光致抗蝕劑掩 模層將SiN蝕刻為部分308a-308c、 308x、 308y。隨后，SiN部分308a-308c、 308x、 308y 形成硬掩模以用于隨后的溝槽蝕刻。通常，在存儲器陣列中，溝槽具有等于所使用的工 藝的最小形體尺寸的寬度，且分隔了同樣等于最小形體尺寸的距離。在本實例中最小形 體尺寸是55納米，但本發明的若干方面可應用于具有任意尺寸的電路。通過使溝槽的尺 寸以及溝槽之間的距離最小化，可形成高密度存儲器陣列。較大的溝槽可形成在外圍區 域中。接著用合適的電介質填充溝槽。在一個實例中，高密度等離子(HDP)氧化物工 藝用于填充STI溝槽。在此情況下二氧化硅(氧化物)用于溝槽填充。通常，用電介質 填充STI溝槽是通過用介電材料過填充并隨后使用HDP回蝕工藝移除多余的介電材料而 完成的。在本實施例中，氧化物沉積到填充STI溝槽并覆蓋SiN部分308a-308c、 308x、 308y的厚度。接著可通過CMP平面化所述氧化物，從而在SiN部分308a-308c、 308x、 308y上留下一些氧化物，使得SiN部分308a-308c、 308x、 308y不會被CMP破壞。隨后， 可測量SiN部分308a-308c、 308x、 308y上的氧化層的厚度，并可執行回蝕工藝以移除 此層。通常，此回蝕是以大約50埃的過蝕刻完成的，使得SiN部分308a-308c、 308x、 308y在STI結構210a-210d、 210x-210z的水平上方延伸，且沒有氧化物保留在SiN部分 308a陽308c、 308x、 308y上。
圖3的橫截面展示存儲器陣列110中由STI結構210a-210d分隔的FG1的三個部分 306a-306c以及SiN的三個部分308a-308c。 FG1的兩個額外部分306x、 306y以及SiN的 兩個額外部分308x、 308y展示在外圍區域120中。FG1部分306a-306c、 306x、 306y和SiN部分308a-308c、 308x、 308y在此階段是條帶，且稍后形成為單獨的單位。所述結構 緊密封裝在存儲器陣列中，但在外圍區域中更寬地間隔開。由于在存儲器陣列中使用的 小尺寸，所以縱橫比是個特別的問題。在本實例中，SiN、柵極氧化物和FG1層厚度連 同STI深度除以STI結構的寬度(最小形體尺寸，55納米)可給出在4與5.8之間的縱 橫比。己發現小于6.0的縱橫比在此實例中所使用的HDP氧化物沉積工藝的情況下提供 可接受的結果。其它工藝可能具有其它范圍的可接受的縱橫比，且本發明不限于任何特 定的沉積方案或縱橫比。
在形成如圖3所示的STI結構210a-210c、210x-210z之后，移除SiN部分308a-308c、 308x、 308y。可使用熱磷酸(H3P04)蝕刻來移除這些部分，以在FG1部分306a-306c、 306x、 306y上留下腔420a-420c、 420x、 420y，如圖4所示。在移除SiN部分308a-308c、 308x、 308y之后，可執行清潔過程。在本實例中，用稀釋的氫氟酸(DHF)進行的清潔 移除了 STI部分210a-210c、 210x-210z的少量氧化物(近似50埃)，且因此加寬了腔 420a-420c、 420x、 420y。圖4展示在移除SiN部分308a-308c、 308x、 308y以及清潔之 后與圖3相同的視圖。在存儲器陣列110中，例如腔420a-420c可具有500-600埃的深度 以及近似650埃的寬度。外圍區域120中的腔420x、 420y可寬得多。因此，SiN部分 308a-308c、 308x、 308y充當占位件(placeholder),其建立位置但稍后被移除。因為SiN 本身被移除，因此其屬性并不關鍵，且其它材料也可用于此目的。SiN部分308a-308c、 308x、 308y可視為虛設部分，因為其稍后被取代。SiN部分308a-308c、 308x、 308y還 充當用于溝槽蝕刻的硬掩模，使得其用于雙重目的。
在移除SiN部分308a-308c、 308x、 308y之后，在襯底上沉積另一導電層。在此實 例中，此層由多晶硅制成。這些層可以摻雜形式沉積，或可非摻雜地沉積并隨后摻雜。 圖5展示與圖4相同的視圖，其中額外的多晶硅層FG2上覆于FG1部分306a-306c、306x、 306y上并上覆于STI結構210a-210d、 210x-210z上。在此實例中，FG2近似800-900埃 厚。FG2與FG1部分306a-306c、 306x、 306y直接接觸，使得其電連接。在外圍區域120 中，FG2的部分覆蓋有光致抗蝕劑掩蔽層部分530、 531。這些層是眾所周知的，且可通 過旋涂在光致抗蝕劑上，接著根據預定圖案將光致抗蝕劑暴露于UV光，并根據光致抗 蝕劑的部分是否被曝光而移除所述部分而形成。光致抗蝕劑部分530、 531展示為在FG2 的上覆于FG1部分306x、 306y上的部分上延伸，且還延伸超過這些部分以上覆于FG2 層的上覆于STI結構210x-210z邊緣上的部分上。存儲器陣列110未被覆蓋，其為外圍 區域120中的寬STI結構210x-210z的中心部分。接著執行蝕刻以移除FG2層的暴露部分(未被光致抗蝕劑部分530、 531覆蓋的部分)。
圖6展示移除FG2層的暴露部分的結果。當蝕刻到達STI結構210a-210d、210x-210z 時停止移除FG2的這些部分(FG2回蝕)，使得腔420a-420c、 420x、 420y中的FG2部 分保留。剩余FG2部分640a-640c的頂部與STI結構210a-210d的頂部處于近似同一水 平，所述STI結構在此點將其分隔，從而在存儲器陣列110中提供大體上平面的表面。 因此，FG2部分640a-640c在此點具有經取代的SiN部分308a-308c。這提供由FG1部分 306a-306c和FG2部分640a-640c組成的浮動柵極結構，所述FG1部分和FG2部分與STI 結構210a-210d對準且在高度上等于STI結構210a-210d。與一些現有的自身對準工藝相 比，此工藝用FG2部分640a-640c取代了 SiN部分308a-308c，且借此形成與用于形成 STI溝槽的硬掩模的上表面一樣高的浮動柵極。許多現有系統具有硬掩模SiN層，其上 覆于FG1和FG2層上但沒有被取代。因此，對于給定厚度的FG1和FG2，這要求較高 縱橫比的STI結構。換句話說，對于給定縱橫比的STI結構，本工藝通過重新使用由SiN 硬掩模部分占據的空間以用于額外的浮動柵極高度來提供較高的浮動柵極。另外，可將 FG1和FG2層改變到所需的厚度，以實現良好的單元耦合比，同時從一開始就維持較低 的STI縱橫比。
在外圍區域120中，在FG2回蝕之后移除光致抗蝕劑部分530、 531，從而留下在 STI結構210x-210z的水平上方突出的FG2部分640x、 640y。因為FG2層的在STI結構 210x-210z上延伸的升高部分651-654被掩蔽，所以這些部分保留且在STI結構210x-210z 的水平上方延伸近似800-900埃。FG2層的上覆于FG1部分306x、 306y上的部分沒有延 伸同樣高，使得凹陷660、 661存在于FG1部分306x、 306y上方的區域中。如所示地移 除光致抗蝕劑部分530、 531，且在其移除之后可執行襯底的清潔。舉例來說，可執行稀 釋的氫氟酸(DHF)清潔，其移除少量的氧化物(50埃)。因此，FG2部分640a-640c在 清潔之后在存儲器陣列區中在STI結構210c-210d上方稍微延伸。隨后，沉積另一導電 層。在此實例中，在襯底上沉積第三摻雜的多晶硅層FG3。
圖7展示在FG3層沉積之后與圖6相同的視圖。此層在存儲器陣列IIO和外圍區域 120上延伸。所示的FG3層由近似400-600埃的摻雜多晶硅組成。在存儲器陣列110中， FG3層大體上是平面的，因為下伏的FG2部分640a-640c和STI結構210a-210d處于近 似相同的高度(近似50埃的差異)。因此，FG3在存儲器陣列110中和在外圍區域120 的寬STI結構210x-210z的中心部分上具有大體上平面的上表面。然而，在外圍區域120 中存在具有向上延伸的突出部651-654的丘陵和峽谷輪廓，其中FG2部分640x、 640y上覆于STI結構210x-210z上。突出部651-654在此點可在STI結構210x-210z的上表面上 方延伸1200-1300埃。可通過執行軟化學機械拋光(CMP)來移除突出部651-654，以僅 移除突出部651-654而不顯著影響FG3層的平坦上表面。軟CMP工藝涉及使用標準的 CMP設備和漿料，但在襯底與墊之間施加非常小的壓力。這提供足夠的壓力以確保突出 部被侵蝕，同時不侵蝕襯底的平坦部分。
圖8展示應用于圖7所示的結構的軟CMP工藝的結果。CMP工藝移除突出部 651-654，但在FG3層的平坦部分(存儲器陣列110中和外圍區域120中寬STI結構 210x-210z的中心部分上的那些部分)開始被侵蝕時停止。在一些情況下，可能需要對這 些區域的有限量的侵蝕以完全平面化FG3層。可通過端點檢測或通過定時來停止CMP 工藝。結果是在襯底上延伸的上覆于FG2部分640a-640c、 640x、 640y和STI結構 210a-210d、 210x-210z上的高度平面化的多晶硅表面。
圖9中將離子植入通過FG3層進入下伏的STI結構210a-210d、 210x-210z。可完成 此植入過程以使得離子植入到預定深度。可選擇植入能量以使得植入的離子不會以顯著 程度穿透到某一水平以下。因此，植入破壞和植入離子濃度可很大程度上受限于STI結 構210a-210d、 210x-210z的頂部植入層970，且極小的植入破壞或植入離子濃度可存在 于所植入頂部層970以下。對于所示的過程，植入層970可延伸到進入STI結構210a-210d、 210x-210z中近似700埃的深度。在其它實例中，植入層970可延伸到500埃的深度。植 入層970的氧化物具有高濃度的植入物質和大量的植入破壞，而此水平以下的氧化物具 有低濃度的植入物質以及極少或沒有植入破壞。磷離子(Ph+)和硅離子(Si+)適用于 此步驟中的植入。導電FG3層提供與FG1和FG2部分的充電相抗的保護。因為這些部 分以另外方式隔離，所以存在其在離子植入期間高度帶電并導致對柵極介電部分 302a-302c、 304x、 304y的破壞的危險。FG3層將所有的FG2部分640a陽640c、 6術、640y 和FG1部分306a-306c、 306x、 306y連接在一起。而且，FG3層通常在熔爐工藝中形成， 使得FG3圍繞襯底延伸以形成可能與卡盤或支撐件接觸的電連續層。因此，FG3層允許 可在植入層970中積累的任何電荷通過流動穿過FG3層并隨后離開襯底而放電。表1中 針對磷植入提供一些模擬結果，以描繪針對可如何設置工藝以達到特定植入氧化物深度 的選擇。
表1.植入模擬結果:其中Ph+植入劑量1.0E15個原子/平方厘米。FG3厚度二500A.
能量 濃度 氧化物深度
20KeV8.3E17個原子/立方厘米 280A
8.3E14個原子/立方厘米 560A
在將離子植入氧化物之后，可移除FG3層。這是通過CMP或將多晶硅層向下蝕刻 到達STI結構210a-210d、 210x-210z的頂部的水平來完成的，如圖IO所示。在此步驟中 移除FG3層和FG2的部分。在此點，襯底的上表面是平坦的，因為FG2部分640a-640c、 640x、 640y與STI結構210a-210d、 210x-210z齊平。外圍區域120的寬FG2部分640x、 640y可通過此步驟平面化而沒有凹坑，因為在此步驟的開始，多晶硅層的上表面大體上 是平面的。
在移除多晶硅之后，執行氧化物回蝕以移除STI結構210a-210c、 210x-210z的上部 層。圖11展示STI結構210a-210c、 210x-210z的植入層970的移除的結果。從STI結構 移除的氧化物是植入的氧化物。植入的氧化物具有比未植入的氧化物更高的蝕刻速率。 因此，使用離子植入來增加氧化物上部層的蝕刻速率，同時保持氧化物的其余部分在較 大程度上不改變。這提供一種僅選擇性地蝕刻氧化物的植入層970，并在由離子植入建 立的預定深度處停止的方式。由于離子引起的破壞且還由于離子存在的化學影響，對于 植入的氧化物來說蝕刻速率可能較高。蝕刻化學物質可選擇為與所使用的特定離子植入 方案相容。舉例來說，視植入物質而定(p型或n型)，可選擇將優先蝕刻具有所述物質 的氧化物的合適蝕刻。對植入的氧化物的蝕刻速率可能是對未植入的氧化物的蝕刻速率 的兩倍以上。在未使用植入來控制蝕刻深度的情況下，欠蝕刻和過蝕刻可能發生，從而 導致較差的裝置性能或裝置故障。在本實例中，使用稀釋的氫氟酸(HF)隨后是額外的 反應性離子蝕刻(R正)，以濕蝕刻實現氧化物回蝕。
在移除STI結構210a-210d、 210x-210z的植入層970之后，介電層1274沉積在襯底 的表面上，包含FG2部分640a-640c、 640x、 640y以及STI結構210a-210d、 210x-210z， 如圖12所示。介電層1274可以是氧化物或氮化物層，或可以是由例如氧化物-氮化物-氧化物(ONO)的子層構成的化合物層。在沉積介電層1274之后，在襯底上沉積導電層。
圖13展示具有上覆于介電層1274上的導電層1380的襯底。導電層1380用于形成 控制柵極。通常通過將導電層1380圖案化為在與存儲器陣列IIO中的STI結構210a-210d 垂直的方向上延伸越過襯底表面的條帶(字線)來形成控制柵極。可通過同一步驟，通 過蝕刻浮動柵極部分(FG1部分306a-306c和FG2部分640a-640c)的在字線之間的暴露 部分來形成浮動柵極。所示的結構提供在浮動柵極與控制柵極之間的大耦合區域，如圖14中更詳細地展示。浮動柵極1482是存儲器陣列110的典型浮動柵極，且由FG1部分 1482a和FG2部分1482b構成。控制柵極1480在浮動柵極之間垂直延伸到深度Dl，使 得控制柵極1480的延伸部1480a、 1480b延伸到STI結構210a-210d的植入層970被移除 處的間隙中。控制柵極延伸部1480a、 1480b提供兩個益處。第一，其增加浮動柵極1482 與控制柵極1480之間的耦合區域。第二，其通過在鄰近的浮動柵極之間提供導電障壁而 減少其間的耦合。對延伸部1480a、 1480b的垂直尺寸D1的準確控制對于裝置性能來說 是重要的。此尺寸的變化可能導致耦合比的變化，從而導致一些裝置執行外部許可的限 制。需要使控制柵極1480與柵極電介質1486之間的距離D2大于最小值。如果延伸部 1480a、 1480b延伸得太深，那么其可能影響下伏在FG1部分1482b下的溝道區1484、柵 極介電部分1486以及單元可靠性。己發現對于55nm工藝，延伸部應保持高于柵極電介 質1486至少200埃(即，D2應至少為200埃)。對于其它工藝，此最小距離可變化。通 常，控制柵極延伸部1480a、 1480b與柵極電介質1486之間的最小距離應至少與柵極電 介質1486的厚度一樣大。在使用定時蝕刻來移除STI結構的上部層的情況下，蝕刻深度 的變化可能發生。通過使用離子植入來修改氧化物并接著執行對植入層970具選擇性的 選擇性蝕刻，可將蝕刻深度控制到較高精度，且可改進裝置一致性。表2展示針對具有兩種不同氧化物回蝕深度(且因此，兩種不同的控制柵極延伸長 度)的存儲器單元的一些模擬結果。表2:單元模擬結果 FG1寬度50mn50nm FG2寬度60nm60nm EB量，Dh60nm50nm 溝道L:51 nm51 nm—耦合比49.8%46.7%—總Yup446mV534mV所述結果是針對具有相同FG1和FG2尺寸以及溝道長度的兩個單元。結果展示如果 回蝕量(D1 )從60 nm減少到50 nm(600埃到500埃)，那么耦合比從49.8%下降到46.7%, 且相鄰單元之間的耦合增加。"總Yup"是指相鄰單元之間的余平效應(Yupin effect)。"余 平效應"是一個術語，其描述相鄰單元之間的不合需要的耦合，通過此耦合， 一個浮動 柵極的電荷電平影響相鄰單元的閾值電壓。此效應可參見第5,867,429號美國專利，所述 專利以全文引用的方式并入本文。因此可見，當D1從60 nm減小到50nm時，余平效應增加，從而最終影響裝置性能。除了改進控制柵極的形成以外，所描述的工藝防止了外圍區中的較大多晶硅部分的 凹坑。當具有寬凹陷的表面經歷CMP時，凹坑可能發生，使得在CMP之后凹陷仍存在 于表面中(但凹陷相對于周圍表面的深度可能減小)。舉例來說，如果將CMP應用于圖 5的FG2層，那么凹坑可能預期出現在外圍區域120中的FG1部分306x、 306y上。圖 15A展示與圖5的結構類似的在平面化之前的結構的橫截面。圖15B展示對I5A的結構 平面化的結果。在存儲器陣列110中產生大體上平面的表面。然而，在外圍區域120中， FG1層1580的多晶硅在CMP期間遭受凹坑。所得的FG2部分1581在較大FG2結構的 邊緣處具有厚度T2，但在中間處具有厚度T1。 T1小于T2，使得橫截面積減小，且此結 構的電阻增加。凹坑是在對表面平面化時寬凹陷底部處的CMP侵蝕的結果。通過提供在 大部分表面上在多晶硅層的上表面的水平上方延伸的突出部，軟蝕刻可選擇性地向下移 除突出部到達襯底其余部分上的上表面的水平，且因此形成高度平面化的表面。因此， 圖8展示FG2和FG3部分的大體上平面的上部多晶硅表面。稍后對此表面應用CMP提 供了沒有顯著受到凹坑影響的FG2部分(圖IO中)。在外圍區域中對FG2部分的厚度的 控制是尤其重要的，因為這些部分可能用作電阻器。通過提供突出部和添加額外的多晶 硅層，可以實現在外圍區域中對FG2厚度的較好控制以及凹坑的避免。在一些實施例中， 對FG2厚度的這種控制可能不是如此重要。在這些情況下，可通過CMP來平面化圖5 所示的FG2層，以提供與圖15B中所示類似的結果。圖16是上述工藝步驟的流程圖。第一，在襯底的不同區域上形成柵極介電層(1601)。 接著，在柵極介電層上形成第一浮動柵極(FG1)層(1603),且在FG1層上形成氮化硅 (SiN)層(1605)。在SiN層上形成經圖案化的光致抗蝕劑層(1607)，且根據圖案將SiN 層蝕刻為單獨的部分(1609)。接著移除光致抗蝕劑(1611)。接著將剩余的SiN部分用 作硬掩模來蝕刻STI溝槽(1613)。用HDP氧化物填充溝槽并回蝕(1615)。移除SiN部 分(1617)且執行清潔步驟(可選)以打開在SiN移除之后留下的腔(1619)。接著沉積 第二浮動柵極層(FG2) (1621)。覆蓋外圍區域中FG2的部分(1623)。被覆蓋部分在 FG1部分上延伸，且向外延伸到鄰近的STI結構的邊緣上。接著移除FG2的未被覆蓋的 部分(1625)。接著，移除光致抗蝕劑(1627)，在STI結構上留下FG2的突出部。形成 第三浮動柵極(FG3)層(1629)，且其包含突出部，在該處FG3上覆于FG2突出部上。 執行軟CMP步驟以移除突出部，并將襯底平面化到達STI結構上FG3層的頂面的水平 (1631)。接著，植入離子穿過導電多晶硅進入STI氧化物到達預定深度(1633)。接著向下移除多晶硅到達STI結構的頂面的水平(1635)。接著選擇性地蝕刻掉經植入的STI (1637)。在浮動柵極部分上形成介電層(1639)，且在介電層上形成導電控制柵極層 (1641)。通過將控制柵極層蝕刻為單獨的條帶而形成字線(1643)。盡管已相對于各個示范性實施例描述了本發明，但應了解，本發明在所附權利要求 書的整個范圍內受到保護。
權利要求
1.一種在半導體襯底上制造存儲器系統的方法，其包括形成將浮動柵極結構分隔的多個淺溝槽隔離結構；將離子植入所述多個淺溝槽隔離結構中；蝕刻所述多個淺溝槽隔離結構，使得淺溝槽隔離結構的具有高植入離子濃度的部分蝕刻得比淺溝槽隔離結構的具有低植入離子濃度的部分快；以及在所述植入離子濃度小于最大濃度且蝕刻速率隨著蝕刻深度增加而減小的深度處，停止蝕刻所述多個淺溝槽隔離結構。
2. 根據權利要求1所述的方法，其進一步包括在所述襯底上植入離子之前形成上覆于 所述多個淺溝槽隔離結構上的導電多晶硅層。
3. 根據權利要求2所述的方法，其中在植入離子之前將所述導電多晶硅層平面化。
4. 根據權利要求l所述的方法，其中所述半導體襯底包含存儲器陣列和外圍區域，且 單獨的淺溝槽隔離結構存在于所述存儲器陣列和所述外圍區域兩者中。
5. 根據權利要求l所述的方法，其中硬掩模部分界定淺溝槽隔離結構的位置，且在所 述界定淺溝槽隔離結構的位置之后，用導電浮動柵極部分取代所述硬掩模部分。
6. —種在半導體襯底上制造存儲器系統的方法，所述半導體襯底包含存儲器陣列區中 的存儲器陣列和外圍區中的外圍電路，所述方法包括在所述存儲器陣列區和所述外圍區中形成多個淺溝槽隔離結構，所述外圍區的淺 溝槽隔離結構大于所述陣列區的淺溝槽隔離結構；在包含所述多個淺溝槽隔離結構的所述襯底上植入離子；用使得淺溝槽隔離結構的具有高植入離子濃度的部分蝕刻得比淺溝槽隔離結構 的具有低植入離子濃度的部分快的蝕刻來蝕刻所述多個淺溝槽隔離結構；以及在所述植入離子濃度小于最大濃度且蝕刻速率隨著蝕刻深度增加而減小的深度 處，停止蝕刻所述多個淺溝槽隔離結構。
7. 根據權利要求6所述的方法，其進一步包括在所述襯底上植入離子之前形成上覆于 所述多個淺溝槽隔離結構上的導電多晶硅層。
8. 根據權利要求6所述的方法，其進一步包括在所述存儲器陣列區中形成浮動柵極， 在蝕刻之前由淺溝槽隔離結構分隔所述浮動柵極，通過所述蝕刻移除淺溝槽隔離結 構的在浮動柵極之間的上部部分，隨后形成介電層和控制柵極，所述介電層和控制 柵極在浮動柵極之間在淺溝槽隔離結構的所述上部部分被移除處延伸。
9. 一種將用于存儲器裝置的襯底平面化的方法，其包括形成由淺溝槽隔離結構分隔的多個第一導電部分，所述淺溝槽隔離結構在所述多 個第一導電部分的上表面上方延伸；形成多個第二導電部分，單獨的第二導電部分部分地在第一導電部分的上表面上 且部分地在淺溝槽隔離結構上延伸；隨后形成導電層，其在包含所述第二導電部分的所述襯底上延伸；以及通過移除所述導電層的延伸高于所述導電層直接上覆于淺溝槽隔離結構上的一 部分的上表面的部分來將所述導電層平面化。
10. 根據權利要求9所述的方法，其中通過化學機械拋光來移除所述導電層的延伸高于 所述導電層直接上覆于淺溝槽隔離結構上的一部分的上表面的部分。
11. 根據權利要求10所述的方法，其中通過所述襯底與墊之間的壓力來執行所述化學 機械拋光，所述化學機械拋光侵蝕所述導電層的延伸高于所述導電層直接上覆于淺 溝槽隔離結構上的一部分的上表面的所述部分，同時不顯著侵蝕所述導電層直接上 覆于所述淺溝槽隔離結構上的所述部分的所述上表面。
12. 根據權利要求9所述的方法，其進一步包括植入離子穿過所述平面化導電層進入所 述淺溝槽隔離結構。
13. 根據權利要求12所述的方法，其進一步包括隨后移除所述第一導電層，且隨后蝕 刻所述淺溝槽隔離結構的具有高于閾值的植入離子濃度的部分，但不移除所述淺溝 槽隔離結構的具有低于所述閾值的植入離子濃度的部分。
全文摘要
一種非易失性存儲器形成為在浮動柵極之間具有淺溝槽隔離結構且具有在浮動柵極之間在淺溝槽隔離電介質被蝕刻處延伸的控制柵極。使用離子植入以產生與下伏電介質相比具有高蝕刻速率的介電層來實現對蝕刻深度的控制。導電層在植入期間上覆于襯底上。在存儲器陣列中具有小多晶硅特征且在外圍區域中具有大多晶硅特征的襯底是使用所述外圍區域中的突出部以及在突出部被移除時停止的軟化學機械拋光步驟而經準確平面化的。
文檔編號H01L21/8239GK101288164SQ200680036254
公開日2008年10月15日 申請日期2006年10月10日 優先權日2005年10月18日
發明者東谷正昭, 圖安·D·法姆 申請人:桑迪士克股份有限公司