專利名稱：溝槽式多晶硅二極管的制作方法
技術領域：
金屬氧化物半導體(MOS)集成電路(IC)和分立式功率MOS晶體管通過MOS晶體管的柵極接收輸入信號。如果高電壓輸入信號被施加到柵極，柵極氧化層可能不能承受該高電壓而擊穿。當人或機器運輸半導體器件時，可能會產生高于正常輸入電壓的電壓，導致對該半導體器件的損壞。然而，電壓異常高的原因有很多種。例如，當從塑料包裝中取出IC或分立式MOS 晶體管時，由于表面之間的摩擦會產生電荷。靜電的范圍可從幾百伏到幾千伏。如果這種高壓被施加到IC或分立封裝的管腳，封裝內的晶體管的柵極氧化層可能會發生電壓擊穿， 這會導致晶體管失效。結果，可能會使整個IC或分立式MOS晶體管失效。為了防止這種對MOS晶體管的損壞，向IC或分立式MOS晶體管封裝的管腳連接保護電路。這種保護電路典型地連接在每個輸入/輸出(I/O)基墊元件(input/output pad) 與集成電路之間。保護電路被設計成在I/O基墊元件被施以高電壓的時候導通。這樣，這些保護電路提供例如接地的電氣路徑，以安全地將由高峰值電壓引起的高峰值電流釋放出去，并保護MOS晶體管免遭柵極氧化層損壞。對于表面成形(surface-formed)的多晶硅齊納二極管來說，優選的是溝槽式功率MOS晶體管中的ESD (靜電放電)保護。然而，隨著半導體IC和器件的特征尺寸(feature size)變小，具有平面形狀以便于光刻模塊印刷小的特征(feature)從而實現較高的單元密度是非常重要的。傳統表面形成的多晶硅齊納二極管會增加表面拓撲，這限制了在光刻期間印刷小的特征的能力。
發明內容
本發明的實施例包括一種制造溝槽式多晶硅二極管的方法。該方法包括形成 N-(F)型外延層，在該N—(P—)型外延區域中形成溝槽并沿著該溝槽生長出厚的氧化絕緣層， 該N—(P—)型外延層取決于N+(P+)型基板上的N溝道(P溝道)溝槽式MOSFET的漏極-源極擊穿電壓要求。該方法還包括用多晶硅填充溝槽，并對多晶硅進行回蝕，形成溝槽的頂面， 并在溝槽式多晶硅區域中形成二極管，其中，二極管的一部分低于溝槽的頂面。本發明的實施例還包括一種包括靜電放電保護的溝槽式M0SFET。該溝槽式 MOSFET包括N—(P—)型外延區域，該N—(Ρ_)型外延區域取決于N+(P+)型基板上的N溝道(P溝道)溝槽式MOSFET的漏極-源極擊穿電壓要求。在(廠)型外延區域中形成溝槽，其中， 該溝槽包括頂面。柵極氧化層生長在溝槽上，并且柵極多晶硅沉積并被回蝕以形成溝槽式 MOSFET的柵極。溝槽式MOSFET還包括P (N)型主體，該P (N)型主體形成于N— (P—)型外延區域中，并且在該P (N)型主體中形成N+(P+)型源極。本發明的溝槽式多晶硅二極管通過將多晶硅齊納二極管結構置于硅中，極大地減小了硅表面的拓撲。傳統的多晶硅齊納二極管結構位于硅的表面上并且增加了硅的拓撲， 限制了光刻的特征尺寸并減小了單元密度。在本發明的一個實施例中，修改條形源極塊 (strip source block)可以確定多晶硅齊納二極管結構的不同的擊穿電壓。在本發明的一個實施例中，并行排列更多個溝槽式多晶硅齊納二極管單元可以確定不同的ESD等級。在本發明的一個實施例中，溝槽式多晶硅二極管也可以用于保護、箝位和溫度感測功能。
本發明的實施例包括一種制造溝槽式多晶硅二極管的方法。該方法包括在N+(P+) 型基板上形成N-(P-)型外延區域，和在N-(P-)型外延區域中形成溝槽。該方法還包括在溝槽中形成絕緣層，用多晶硅填充溝槽，形成溝槽的頂面。該方法還包括在溝槽中形成P+(N+) 型摻雜的多晶硅區域和N+(P+)型摻雜的多晶硅區域，和在溝槽中形成二極管，其中，二極管的一部分低于溝槽的頂面。
附圖結合在說明書中并構成說明書的一部分，附圖示出了本發明的各實施例，與說明書一起用來解釋本發明的原理。圖1A、IB、1C、ID、IE、IF、1G、1H、II、1 J、IK和IL示出了根據本發明的實施例的制造
包括溝槽式多晶硅二極管的溝槽式MOSFET的示例性方法中執行的各個步驟；圖2A示出了根據本發明的實施例的示例性的單條形溝槽式多晶硅齊納二極管單元的布局；圖2B示出了根據本發明的實施例的單條形溝槽式多晶硅齊納二極管的第一橫截面視圖；圖2C示出了根據本發明的實施例的單條形溝槽式多晶硅齊納二極管的第二橫截面視圖；圖3A示出了根據本發明的實施例的雙條形溝槽式多晶硅齊納二極管單元布局， 該雙溝槽式多晶硅齊納二極管的擊穿電壓為單條形溝槽式多晶硅齊納二極管的二倍。溝槽式多晶硅齊納二極管的擊穿電壓越高，條形溝槽式多晶硅齊納二極管單元布局就可以設計得越多；圖3B示出了根據本發明的實施例的雙條形溝槽式多晶硅齊納二極管的橫截面視圖；圖3C是根據本發明的實施例的用于ESD保護的示例性單級溝槽式多晶硅齊納二極管的示意圖；圖3D是根據本發明的實施例的用于ESD保護的示例性雙級多晶硅齊納二極管的示意圖；圖4是根據本發明的實施例的用于制造溝槽式多晶硅二極管的示例性方法的處理流程圖；圖5A是根據本發明的實施例的包括垂直溝槽二極管的示例性的感測溫度的示意性布局的頂視圖；圖5B示出了根據本發明的實施例的包括垂直溝槽式多晶硅二極管的溫度感測電路。
具體實施例方式現具體參照本發明的各實施例，附圖中示出了這些實施例的例子。盡管以下將結合這些實施例來描述本發明，但應該理解，這些實施例不意欲將本發明限制于這些實施例。 相反，本發明將要覆蓋所有可替代實施方式、修改和等效體，可替代實施方式、修改和等效體可以包括在本發明的精神和范圍內，正如所附的權利要求所定義的那樣。而且，在以下的本發明 的詳細說明中，為了使讀者能透徹理解本發明，描述了大量的具體細節。然而，應當理解，本發明的實施可以不使用這些具體細節來實現。在其它例子中，對于公知的方法、步驟、組件和電路并沒有進行詳細描述，以免對本發明造成不必要的混淆。本發明的實施例包括溝槽式多晶硅二極管的方法和結構。本發明的溝槽式多晶硅二極管通過將溝槽式多晶硅二極管結構置于硅中，極大地減少了硅表面的拓撲。傳統的多晶硅二極管結構被置于硅的表面上，增加了硅的拓撲，減小了單元密度。在本發明的一個實施例中，修改二極管注入法可確定溝槽式多晶硅齊納二極管結構的不同的擊穿電壓。在本發明的一個實施例中，修改串聯的背對背二極管的數量也可以確定溝槽式多晶硅齊納二極管結構的不同的擊穿電壓。在本發明的一個實施例中，形成溝槽式多晶硅齊納二極管用于 ESD保護。在本發明的一個實施例中，可以并聯更多個溝槽式多晶硅齊納二極管單元，以確定ESD等級。在本發明的一個實施例中，溝槽式多晶硅二極管可用于溫度感測功能。在本發明的一個實施例中，溝槽式多晶硅齊納二極管可用于源極-漏極過電壓保護和箝位功能。圖1A、1B、1C、ID、1E、1F、1G、1H、1I、1J、1K和IL示出了根據本發明的實施例的在用于制造垂直溝槽式多晶硅二極管的示例性方法中執行的各步驟。在圖IA中，在傳統的N+(P+)型摻雜的基板101上形成N_(P_)型摻雜的外延區域102。在N-(P-)型摻雜的外延區域102上形成氧化墊103。在本發明的一個實施例中， 氧化墊的厚度約為300埃。在本發明的一個實施例中，氧化墊(oxide pad)包括二氧化硅 (SiO2)。在氧化墊103上形成氮化硅層104。在本發明的一個實施例中，氮化硅層104的厚度約為兩千埃。光刻膠層105用于遮蔽溝槽120的位置。圖IA示出了溝槽形成之后的半導體器件。在本發明的一個實施例中，溝槽120是靜電放電(ESD)溝槽。在本發明的另一個實施例中，溝槽120是溝槽二極管的用于箝位功能或者用于溫度感測功能的部分。在圖IB中，光刻膠層105 (見圖1A)被去除，并且在溝槽120內部形成絕緣層122。 在本發明的一個實施例中，絕緣層包括LOCOS(硅的局部氧化)氧化物。在本發明的一個實施例中，絕緣層的厚度為三千埃。在本發明的一個實施例中，絕緣層122的厚度取決于受保護的器件所需的漏極_源極擊穿等級，以將齊納二極管與受保護的器件很好地隔離開。例如，較厚的絕緣層122相比較薄的絕緣層122提供的隔離等級更高。在本發明的一個實施例中，三千埃的絕緣層122包括的擊穿電壓(BV)大于40伏。在本發明的一個實施例中，絕緣層122不是形成在氮化硅層104的頂面上。在圖IC中，多晶硅層140沉積以填充溝槽120。在本發明的一個實施例中，多晶硅層140的厚度為1.5微米，并且其厚度可以根據溝槽寬度改變。多晶硅層140沉積在絕緣層122上。在本發明的一個實施例中，多晶硅層沉積在氮化硅層104的表面上。在本發明的該實施例中，氮化硅層104用作蝕刻終止器(etch stop)。圖IC示出了回蝕之后的多晶硅層140。剩余的多晶硅140填充溝槽120。在本發明的一個實施例中，溝槽被填充，使得溝槽的頂部與N-(P-)型外延區域的頂層齊平。在圖ID中，氮化硅層104和氧化墊層103被去除。在本發明的一個實施例中，緩沖氧化物蝕刻或者HF蝕刻被用于去除氧化墊層103。 在圖IE中，一個或多個MOSFET晶體管溝槽155被形成于鄰近二極管(ESD)溝槽 120處。溝槽掩模(trench mask)(光刻膠)150遮蔽MOSFET晶體管溝槽155的位置。在本發明的一個實施例中，傳統的制造工藝被用于形成MOSFET溝槽155。在圖IF中，光刻膠155被去除，并且形成柵極氧化層160，其沿著MOSFET溝槽155。 柵極氧化層160也形成于填充二極管(ESD)溝槽120的多晶硅140的頂部。柵極多晶硅層 161沉積在柵極氧化層160上。在本發明的一個實施例中，柵極多晶硅161的厚度約為一微米。在本發明的一個實施例中，可在該步驟執行柵極摻雜。在圖IG中，柵極多晶硅161被回蝕，并且柵極多晶硅161的剩余部分填充MOSFET 溝槽155。在圖IH中，掩模170用于保護MOSFET溝槽155免于受到ESD注入171，以形成 P+(N+)型的溝槽式多晶硅二極管。可以修改ESD注入，以調整本發明的溝槽式多晶硅二極管的特性。例如，不同的注入量可被用于二極管的不同的擊穿電壓。在圖II中，執行主體注入以形成P(N)型主體區域175。在本發明的一個實施例中，主體阻擋掩模被用于形成主體注入區。在本發明的一個實施例中，主體注入是在注入之后執行的。在圖IJ中，源極阻擋掩模被用于形成源極注入區，并且形成N+(P+)型硅區域180。 同時，源極注入還用于形成溝槽式多晶硅二極管的N+(P+)型多晶硅區域，圖IG中的未被阻擋的多晶硅區域140現成為N+(P+)型摻雜區域。在圖IK和IL中，溝槽晶體管155是以傳統方式完成的。在圖IK中，形成LTO(低溫氧化物)加BPSG(硼磷硅玻璃)層181，并且形成源極和柵極電極的圖案。在本發明的一個實施例中，在觸點注入(contact implant)期間使用觸點掩模以形成觸點。在觸點形成之后，在本發明的一個實施例中，當需要箝位功能時，可以執行箝位注入。在圖IL中，執行鍍金屬199以完成MOSFET晶體管的源極/漏極側189和ESD側 190。圖2A示出了根據本發明的實施例的單條形垂直溝槽式多晶硅齊納二極管單元布局。一個齊納二極管電極包括金屬區域200、N+(P+)型多晶硅區域203和柵極觸點204。接地側206還包括N+(P+)型多晶硅區域203和接地觸點214。P+(N+)型多晶硅區域201位于N+(P+)型多晶硅區域203之間。NPN(PNP)(例如，N+(P+) 203、P+(N+) 201、N+(P+) 203)區域形成本發明的溝槽式多晶硅齊納二極管。在一個實施例中，本發明的溝槽式多晶硅齊納二極管被用于ESD保護。在本發明的一個實施例中，多個多晶硅溝槽的齊納二極管可以被連接(例如，并聯)以實現不同的ESD保護等級。在本發明的另一個實施例中，本發明的溝槽式多晶硅齊納二極管被用于箝位功能。在本發明的另一個實施例中，本發明的溝槽式多晶硅二極管可用于溫度感測。沿著從 A 210到A' 216的軸切開齊納二極管，可看到圖2A中的溝槽式多晶硅齊納二極管的橫截面視圖(如圖2B中所示)。
圖2B是圖2A的垂直溝槽多晶硅二極管的從(圖2A的)A 210到A' 216的第一橫截面。NPN(PNP)形成對應于圖2B的溝槽式多晶硅齊納二極管280。圖2C是圖2A的垂直溝槽式多晶硅二極管的從(圖2A的)B 211到B' 217的第
二橫截面。 圖3A示出了根據本發明的實施例的雙條形垂直溝槽式多晶硅齊納二極管單元布局。柵極側300包括N+ (P+)型多晶硅區域303和柵極觸點304。接地側306包括N+ (P+)型多晶硅區域303和接地觸點314。兩個P+(N+)型多晶硅區域301位于N+(P+)型多晶硅區域203之間。位于兩個P+(N+)型多晶硅區域301之間的是另一 N+(P+)型多晶硅區域303。 NPNPN(PNPNP)區域形成本發明的多個溝槽式多晶硅二極管。在一個實施例中，本發明的多個溝槽式多晶硅二極管被連接并被用于ESD保護。將齊納二極管沿著從C 310到C' 316 切開，可觀察到圖3A的溝槽式多晶硅齊納二極管的橫截面(如圖3B所示)。圖3B是圖3A的垂直溝槽式多晶硅齊納二極管的從(圖3A的)C 310到C' 316 的橫截面圖。NPNPN(PNPNP)形成對應于連接在一起的多個圖3B的溝槽式多晶硅齊納二極管 380。圖3C是根據本發明的實施例的包括垂直溝槽式多晶硅齊納二極管381的單級ESD 保護電路380的示意圖。圖3D是根據本發明的實施例的包括第一垂直溝槽式多晶硅齊納二極管391、溝槽多晶硅阻抗和第二垂直溝槽式多晶硅齊納二極管392的雙級ESD保護電路390的示意圖。圖4是根據本發明的實施例的用于制造垂直溝槽式多晶硅二極管的示例性方法的流程圖。在本發明的一個實施例中，處理400得到的溝槽式多晶硅齊納二極管被用于ESD 保護。在本發明的另一個實施例中，處理400得到的溝槽式多晶硅二極管被用于過電壓保護和/或箝位功能。可以理解的是方法400還可用于制造用于溫度感測的溝槽式多晶硅二極管。在步驟402，處理400包括在N+(P+)型基板上形成N_(P_)型外延區域。在步驟404，處理400包括在N-(P-)型外延區域中形成溝槽，并在其上生長LOCOS 氧化物。在本發明的一個實施例中，在步驟404中形成的溝槽是ESD溝槽。在本發明的一個實施例中，可以修改LOCOS氧化物的厚度以支持完成的二極管所需的擊穿電壓。在步驟406，處理400包括沉積多晶硅和回蝕多晶硅，其剩余的多晶硅填充在步驟 404中所形成的溝槽的頂面。在步驟408，處理400包括通過進行P+(N+)型ESD注入，在步驟406中所形成的溝槽多晶硅中形成P+(N+)型多晶硅區域。在本發明的一個實施例中，可以修改P+(N+)型 ESD注入量，以實現完成的二極管所需的擊穿電壓和ESD等級。在步驟410，處理400包括通過進行N+(P+)型源極注入，在步驟406中所形成的溝槽多晶硅中形成N+(P+)型多晶硅區域。在步驟412，處理400包括在主體區域中形成二極管，其中二極管的一部分低于溝槽的頂面。在本發明的一個實施例中，執行一系列注入形成二極管。執行第一 ESD注入以摻雜沉積在溝槽中的多晶硅(形成P+(N+)型多晶硅區域)，執行第二源極注入以摻雜沉積在溝槽(形成N+(P+)型多晶硅區域)中的多晶硅。圖5A是根據本發明的實施例的用于感測溫度的示意性布局的頂視圖500a。溫度傳感器500a包括垂直溝槽式多晶硅二極管510和520。溝槽式多晶硅二極管510和520被反并聯地電連接，并且被電連接到管腳一 502和管腳二 504。溝槽二極管510包括N+型多晶硅區域512的區域和P+型多晶硅區域511的區域。 二極管510通過觸點513被電連接到管腳一 502，并通過觸點514被電連接到管腳二 504。溝槽二極管520包括 N+型多晶硅區域521的區域和P+型多晶硅區域522的區域。 二極管520通過觸點523被電連接到管腳一 502，并通過觸點524被電連接到管腳二 504。可通過測量管腳一 502和管腳二 504之間的電壓來確定溫度。可以使用查詢表來確定多個電壓對應的溫度。圖5B示出了圖5A的示例性電路500b。溝槽式多晶硅二極管510和520被電連接到管腳一 502和管腳二 504。可以測量管腳一 502和管腳二 504之間的電壓，并可通過例如查詢表來確定對應的溫度。可以理解的是，根據本發明的實施例，可以使用對給定電壓提取對應的溫度的任何數量的方法。以上已經描述了本發明的實施例，垂直溝槽式多晶硅二極管。雖然在特定實施例中描述了本發明，但應該理解，本發明不應被認為限制于這些實施例，而是應當根據以下的權利要求來解釋本發明。
權利要求
1.一種溫度傳感器，包括第一溝槽式多晶硅二極管，其被電連接到第一管腳和第二管腳，其中所述第一溝槽式多晶硅二極管的一部分位于N-(P-)型外延區域的表面之下；和第二溝槽式多晶硅二極管，其被連接到所述第一管腳和所述第二管腳，其中所述第二溝槽式多晶硅二極管的一部分位于所述N-(P-)型外延區域的所述表面之下，其中所述第一溝槽式多晶硅二極管和所述第二溝槽式多晶硅二極管被反并聯地連接， 其中能夠通過在所述第一管腳和所述第二管腳之間測量的電壓來確定溫度。
2.如權利要求1所述的溫度傳感器，其中所述第一和第二溝槽式二極管是溝槽式多晶硅二極管。
3.如權利要求1-2中任一項所述的溫度傳感器，還包括查詢表，所述查詢表包括多個電壓和對應的溫度值。
4.如權利要求1-3中任一項所述的溫度傳感器，其中所述第一和第二二極管包括P+型多晶硅區域和N+型多晶硅區域。
全文摘要
本發明包括溫度傳感器，其包括被電連接到第一管腳和第二管腳的第一溝槽式多晶硅二極管，其中第一溝槽多晶硅二極管的一部分位于N-(P-)型外延區域的表面之下；和被連接到所述第一管腳和所述第二管腳的第二溝槽式多晶硅二極管，其中第二溝槽式多晶硅二極管的一部分位于N-(P-)型外延區域的所述表面之下，并且其中第一溝槽式多晶硅二極管和第二溝槽式多晶硅二極管被反并聯地連接，能夠通過在第一管腳和第二管腳之間測量的電壓來確定溫度。
文檔編號H01L29/866GK102322968SQ20111014717
公開日2012年1月18日 申請日期2006年12月22日 優先權日2005年12月28日
發明者凱爾.特里爾, 戴娃.帕塔納亞克, 羅伯特.徐, 陳曲飛 申請人:維西埃-硅化物公司