專利名稱：納米工藝提高有源器件性能的設計方法
技術領域：
本發明涉及集成電路領域，尤其涉及提高性能的器件結構設計。
背景技術：
在集成電路エ藝中，當晶體管的特征尺寸縮小到90nm以下，集成電路制造進入納米エ藝階段，其與微米和亞微米エ藝有著明顯的區別，比如從65nm技術節點開始，應カ工程成為半導體制造廠用來改進器件性能的主要解決方法。換句話說，應カ對器件特性的影響已經變得無法再忽略。事實上，ー種本征應カ源，淺槽_離區STI (Shallow TrenchIsolation)，對器件的應力作用越來越顯著，逐漸成為限制器件性能提高的主要因素之一。研究表明，對于NMOS器件，隨著淺槽隔離區在溝道長度方向產生的對器件的應カ増加，溝道載流子遷移率降低，飽和電流減小，因此降低淺槽隔離區對NMOS器件的應カ能顯著提高器件性能。而對于PMOS器件，隨著淺槽隔離區在溝道長度方向產生的對器件的應力増加，溝道載流子遷移率反而增大，飽和電流隨之増大，因此提高淺槽隔離區對PMOS器件的應カ能顯著提高器件性能。研究表明，淺槽隔離區STI在器件溝道長度方向上產生的應カ與STI區域的寬度成正比的關系，STI區域寬度越大，所產生的對器件的應カ就越大，STI應カ能降低NMOS器件的性能而提高PMOS器件的性能。圖1為現有器件結構的ー種示意圖，在此結構中器件溝道方向上的STI寬度與器件尺寸相比近似無窮大。此種結構對有源器件的應カ最大，因此，對于NMOS器件，其驅動性能最差。而對于PMOS器件，其驅動性能很好，但由于襯底端(B)很遠，器件占用版圖面積很大，也不符合實際電路中的情況。圖2為另ー種器件結構，此結構采用環狀襯底，限制了淺槽隔離區的寬度，其不足之處為，對于NMOS器件，雖然提高了性能，但由于環狀襯底要加P+擴散區還有接觸孔，對每個器件來說都占用了很大的面積。而對于PMOS器件，不僅削弱了器件的性能，也占用了很大的面積。根據我們的實驗表明:在納米エ藝下，NMOS的Idsat對D端STI應カ更為敏感，即D端STI產生的應カ對NMOS產生了絕大部分的影響，使其Idsat降低得更多，而S端STI應カ對NMOS的Idsat的影響則很小，如圖3-5所示。圖3表示NMOS的柵到源端STI (SA)和漏端STI (SB)的距離同時變化時，其Idsat的改變。從圖中看出，隨著SA和SB同時減小，Idsat降低了大約18%。圖4表示當SA距離固定，逐漸改變SB的大小時，其Idsat的改變。從圖中看出，隨著SB逐漸減小，Idsat降低了大約12%。圖5表示當SB距離固定，逐漸SA的大小時，其Idsat的改變。從圖中看出，隨著SA逐漸減小，Idsat降低了大約3%。因此，對NMOS而言，D端的STI影響カ占主要作用。和NMOS的情況相同，PMOS的Idsat也主要受到D端STI應カ的影響，而S端STI應カ對PMOS的Idsat的影響則很小。基于此結論，為了提高NMOS性能，又盡量節約面積，且不削弱PMOS的性能，我們提出了以下器件結構。
發明內容
本發明提供了一種提高有源器件性能且節約器件面積的設計方法。本發明提供的設計方法所設計的NMOS器件結構為，襯底(B)為條形結構，并將之位于NMOS器件漏端(D)—側。所述結構NMOS結構中，襯底寬度為所采用エ藝的設計規則最小值，B端與D端相隔的距離為所采用エ藝的設計規則最小值。本發明提供的設計方法所設計的PMOS器件結構為，襯底(B)為條形結構，并將之位于PMOS器件漏端(S) —側，
所述結構PMOS結構中，襯底寬度為所采用エ藝的設計規則最小值，B端與S端相隔的距離為所采用エ藝的設計規則最小值。本發明所述的設計方法不增加工藝步驟，只是在版圖布局時限定襯底結構和位置。采用本發明實施例的NMOS器件結構，提高器件性能的同時節約面積。采用本發明實施例的PMOS器件結構，不會削弱器件性能的同時節約面積。
圖1為現有有源器件結構示意 圖2為環狀襯底有源器件的結構示意 圖3為實驗數據:SA和SB同時變化吋，NMOS的Idsat的改變；
圖4為實驗數據:當SA固定，逐漸改變SB時NMOS的Idsat的改變；
圖5為實驗數據:當SB固定，逐漸改變SA時NMOS的Idsat的改變；
圖6為本發明實施例中的NMOS器件結構示意 圖7為本發明實施例中的PMOS器件結構示意圖。
具體實施例方式結合附圖對本發明提出的提高有源器件性能的設計方法進行具體說明。在版圖布局中，對于NMOS器件結構，如圖6所示將襯底設計為條形結構，其寬度滿足所采用エ藝的設計規則最小值，并將條形襯底放置在NMOS漏端的ー側，距漏端的距離為所采用エ藝規定的最小值，即最小STI寬度值，以最大限度提高NMOS器件性能，并節約面積
對于PMOS器件結構，如圖7所示將襯底設計為條形結構，其寬度滿足所采用エ藝的設計規則最小值，并將條形襯底放置在NMOS源端的ー側，距源端的距離為所采用エ藝規定的最小值，以節約面積且不削弱PMOS器件性能。
權利要求
1.一種提高有源器件性能的設計方法，其特征在干，設計襯底為條形結構，并將之安置在原有NMOS標準器件D端ー側，與D端的距離為設計規則最小值。
2.一種提高有源器件性能的設計方法，其特征在干，設計襯底為條形結構，并將之安置在原有PMOS標準器件S端ー側，與S端的距離為設計規則最小值。
3.如權利要求1所述的器件設計方法，其特征在于，在NMOS器件D端ー側安置條形襯底，限制了 D端方向上淺槽隔離區的寬度，即圖示中的STI寬度，能減小淺槽隔離區對NMOS器件的應力，最大限度提高NMOS器件驅動能力。
4.如權利要求1所述的器件設計方法，其特征在于，這種設計方法不增加額外的金屬或有源區填充部分，因而節約了 NMOS器件面積。
5.如權利要求2所述的器件設計方法，其特征在于，在PMOS器件S端ー側安置條形襯底，限制了 S端方向上淺槽隔離區的寬度，即圖示中的STI寬度，而D端為開放STI狀態。
6.由于S端STI應カ的減小并不明顯影響PMOS性能，因此不會削弱PMOS器件驅動能力。
7.如權利要求2所述的器件設計方法，其特征在于，將襯底以最小設計規則值靠近PMOS源端，因而節約了 PMOS器件面積。
全文摘要
本發明提供了一種納米工藝下提高有源器件性能的設計方法，該方法設計條形襯底(B)并將之位于NMOS器件漏端(D)一側，與D端相隔的距離為所采用工藝的設計規則最小值。該方法設計條形襯底(B)并將之位于PMOS器件源端(S)一側，與S端相隔的距離為所采用工藝的設計規則最小值。這種有源器件結構可以提高NMOS器件性能，也不會削弱PMOS器件性能,同時不會增加額外的面積。由于實驗表明NMOS和PMOS器件主要受D端方向STI應力的影響，因此在納米級工藝節點中，位于NMOS器件D端方向的條形襯底結構，對NMOS器件能在該方向減小STI應力，提高NMOS器件驅動能力。而位于PMOS器件S端方向的條形襯底結構，在D端為開放狀態而S端STI應力的減小并不明顯影響PMOS性能，因此不會削弱PMOS器件驅動能力。隨著工藝節點的降低，STI應力對器件性能的影響越來越顯著，此結構器件在更小的工藝節點上對提高器件性能有著很大的提高。
文檔編號H01L29/78GK103137693SQ20111039552
公開日2013年6月5日 申請日期2011年12月3日 優先權日2011年12月3日
發明者蔣樂樂, 宋雯, 劉丹青, 程玉華 申請人:上海北京大學微電子研究院