一種高壓集成電路的制作方法
【專利摘要】本發明涉及半導體功率器件【技術領域】，具體的說是涉及一種高壓集成互連電路。本發明的高壓集成電路，包括通過高壓互連線4連接的LDMOS區和高壓電路區，所述LDMOS區包括LDMOS源極1、LDMOS漏極2和P型阱區3；所述LDMOS漏極2、P型阱區3、和高壓電路區周圍設置有高壓結終端18；高壓互連線4的一端穿過P型阱區3與LDMOS漏極2連接，其另一端與高壓電路區連接；其特征在于，所述高壓結終端18在P型阱區3處向高壓互連線4的兩側內凹。本發明的有益效果為，能有效節省版圖面積、簡化工藝復雜度，降低器件成本。本發明尤其適用于自屏蔽高壓集成互連電路。
【專利說明】—種高壓集成電路
【技術領域】
[0001]本發明涉及半導體功率器件【技術領域】，具體的說是涉及一種高壓集成互連電路。【背景技術】
[0002]功率集成電路已經在通信、電源管理、馬達控制等領域取得巨大的發展，并將繼續受到更廣泛的關注。功率集成電路將高壓器件與低壓控制電路集成在一起帶來一系列的好處的同時，對電路設計也帶來嚴峻的挑戰。
[0003]隨著功率集成電路集成度的增高，以及更高的互連電壓要求，具有高電位的高壓互連線(High voltage Interconnection,簡稱HVI)在跨過橫向雙擴散金屬氧化物半導體場效應晶體管LDMOS(Lateral Double-Diffused M0SFET)等高壓器件與隔離區的表面局部區域時，會導致電力線局部集中，在器件的表面產生場致電荷，使表面電場急劇增大，嚴重影響器件的擊穿電壓。高壓互連電路常常使用浮空場板方法來屏蔽高壓線對器件耐壓的有害影響。然而，在傳統的浮空場板結構中，浮空場板的存在會導致器件在同樣漂移區長度下的橫向擊穿耐壓的降低，因此器件的尺寸也必須增加，使器件的開態電流能力較無場板的結構會有所下降，器件成本與布局難度也相應增大。T.Fujihira提出一種自屏蔽(Self-shielding)的高壓內互連技術，在該結構中，高壓互連線為內互連，沒有跨過器件漂移區和高壓結終端，從根本上避免了高壓互連線帶來的有害影響。傳統自屏蔽高壓互連結構如圖1所示，以具有N型溝道器件為例，其中I為LDMOS的源極，2為LDMOS的漏極，3為P型阱區，4為高壓互連線。圖2是沿圖1中AA’線的器件截面圖，其中I為LDMOS的源極N型重摻雜區，2為LDMOS的漏極，3為P型阱區，4為高壓互連線，5是P型襯底，6是N型外延層，7是LDMOS的P型阱區，8是LDMOS的多晶硅柵極，9是高壓電路區域PMOS (P-channelM0SFET)的源極，10是高壓電路區域PMOS的柵極，11是高壓電路區域PMOS的漏極，12是高壓電路區域NM0S(N_channel M0SFET)的源極，13是高壓電路區域NMOS的柵極，14是高壓電路區域NMOS的漏極，15是高壓電路區域NMOS的P型阱區，16是高壓電路區域的電源電位VB，17是高壓電路區域的地電位。HVI沒有跨過低的高壓結終端電位，其電位最多與高端電路中的最高電位Vb相差一個低壓邏輯電路的電源電壓，使得LDMOS結構能夠不受HVI的影響，從而達到最高耐壓。當連接到LDMOS柵極的低端電路輸出信號使其開啟時，漏極電位將低于VB，漏極與Vb之間會存在一個寄生的Repi電阻，其阻值大小對LDMOS漏極電位有著密切聯系。若其值太小，LDMOS導通時漏極電位有可能高于下級CMOS (Complementary MetalOxide Semiconductor)反相器的轉折電平,導致電路功能錯誤,并且導通功耗大。為保證后級電路正常工作，則需在LDMOS漏極與Vb之間增加P型阱區，通過其與N型外延層、P型襯底所形成的JFET (Junction Field Effect Transistor)隔離效應,從而使單位面積的Repi增加；或增大LDMOS的漏極與Vb之間的距離，通過使寄生電阻的等效長度增大而使Repi增力口。但是以上方法需要引入額外的器件結構，或增大版圖面積，提高了工藝復雜度與器件成本。
【發明內容】
[0004]本發明所要解決的，就是針對上述傳統采用自屏蔽高壓內互連的高壓集成電路存在的問題，提出一種高壓集成電路。
[0005]本發明解決上述技術問題所采用的技術方案是:一種高壓集成電路，如圖3所示，包括通過高壓互連線4連接的LDMOS區和高壓電路區，所述LDMOS區包括LDMOS源極1、LDMOS漏極2和P型阱區3 ;所述LDMOS漏極2、P型阱區3、和高壓電路區外圍設置有高壓結終端18 ;高壓互連線4的一端穿過P型阱區3與LDMOS漏極2連接，其另一端與高壓電路區連接；其特征在于，所述高壓結終端18在P型阱區3處的兩側內凹，使P型阱區3兩側的高壓結終端18相互靠近。
[0006]傳統的自屏蔽高壓集成電路中，高壓結終端18設置在LDMOS漏極2、P型阱區3、和高壓電路區外圍將LDMOS漏極2、P型阱區3、和高壓電路區與器件其他區域相互隔離，但是高壓結終端18的引入導致了版圖面積增大，本發明的技術方案中，通過在P型阱區3處將高壓結終端18設置向高壓互連線4的兩側內凹，一方面可以減小版圖面積，另一方面使該處的導電路徑變窄，使寄生電阻的阻值Repi變大，滿足LDMOS的漏極電位不會高于下級反相器的轉折電平，從而保證后級電路的正常工作，因此采用本發明的方案可以去掉外延層中的P型阱區3，從而簡化生產工藝。
[0007]本發明的有益效果為，能有效節省版圖面積、簡化工藝復雜度，降低器件成本。
【專利附圖】
【附圖說明】
[0008]圖1為傳統自屏蔽聞壓互連電路結構不意圖；
[0009]圖2為沿圖1中AA'線的器件截面圖；
[0010]圖3為使用本發明的聞壓集成電路結構不意圖；
[0011]圖4為沿圖3中AA'線的器件截面圖；
[0012]圖5為本發明的無P型阱區的高壓集成電路結構示意圖；
[0013]圖6為沿圖5中AA'線的器件截面圖。
【具體實施方式】
[0014]下面結合附圖和實施例，詳細描述本發明的技術方案:
[0015]本發明提供一種高壓集成電路，用于具有自屏蔽的高壓互連電路結構中，通過改良高壓結終端形狀與版圖布局，減小LDMOS與高端電路之間外延層的寬度，使該區域外延層內的導電路徑變窄，從而增大寄生電阻，保證電路的正常功能。與傳統自屏蔽的高壓互連結構相比，本發明在保證電路功能正常的前提下，有效節省版圖面積、簡化工藝復雜度，降低了器件成本。
[0016]圖1為傳統自屏蔽高壓互連電路結構，包括LDMOS源極1、LDMOS漏極2、P型阱區3、高壓互連線4和高壓結終端18。
[0017]圖2為沿圖1中AA’線的器件截面圖，包括LDMOS源極1、LDMOS漏極2、P型阱區3、高壓互連線4、P型襯底5、N型外延層6、LDMOS源柵區域的P型阱區7、LDMOS的多晶硅柵極8、高壓電路區域PMOS的源極9、是高壓電路區域PMOS的柵極10、高壓電路區域PMOS的漏極11、高壓電路區域NMOS的源極12.、高壓電路區域NMOS的柵極13、高壓電路區域NMOS的漏極14、高壓電路區域NMOS區域的P型阱區15、高壓電路區域的電源電位16、高壓電路區域的地電位17。為保證后級電路正常工作，傳統結構中在LDMOS漏極2與Vb之間增加P型阱區3，通過其與N型外延層6、P型襯底5所形成的JFET隔離效應，從而使單位面積的Repi增加；或增大LDMOS的漏極與Vb之間的距離，通過使寄生電阻的等效長度增大而使Repi增加。以上方法需要引入額外的器件結構，或增大版圖面積，提高了工藝復雜度與器件成本。
[0018]圖3為本發明的自屏蔽高壓集成電路，包括通過高壓互連線4連接的LDMOS區和高壓電路區，所述LDMOS區包括LDMOS源極ULDMOS漏極2和P型阱區3 ;所述LDMOS漏極
2、P型阱區3、和高壓電路區外圍設置有高壓結終端18;高壓互連線4的一端穿過P型阱區3與LDMOS漏極2連接，其另一端與高壓電路區連接；其特征在于，所述高壓結終端18在P型阱區3處向高壓互連線4的兩側內凹。從圖中可見，通過改進高壓結終端18在P型阱區3的結構，從而優化電路結構與版圖布局，使LDMOS的漏極2與高壓電路區域之間的N型外延層6與寬度相比于傳統結構明顯減少，從而使該處的導電路徑變窄，使單位長度的寄生電阻的阻值Repi變大。從而在滿足LDMOS的漏極電位不會高于下級反相器的轉折電平，保證后級電路的正常工作的情況下，大大縮短了 LDMOS的漏極2與高壓電路區域之間N型外延層6與P型阱區3的長度。
[0019]圖4為沿圖3中AA'線的器件截面圖，包括LDMOS源極1、LDMOS漏極2、P型阱區
3、高壓互連線4、P型襯底5、N型外延層6、LDMOS源柵區域的P型阱區7、LDMOS的多晶硅柵極8、高壓電路區域PMOS的源極9、是高壓電路區域PMOS的柵極10、高壓電路區域PMOS的漏極11、高壓電路區域NMOS的源極12.、高壓電路區域NMOS的柵極13、高壓電路區域NMOS的漏極14、高壓電路區域NMOS區域的P型阱區15、高壓電路區域的電源電位16、高壓電路區域的地電位17。使用本發明的自屏蔽高壓集成電路，與圖2相比，LDMOS的漏極2與Vb之間的距離明顯降低，有效節省了版圖面積。
[0020]實施例:
[0021 ] 如圖5所示，本例為采用無P型阱區3的自屏蔽高壓集成電路，包括LDMOS源極1、LDMOS漏極2、高壓互連線4和高壓結終端18。與圖3所示的結構相比，本例中沒有采用P型阱區3，因為高壓結終端18采用的內凹結構，可以使LDMOS的漏極2與高壓電路區域之間的N型外延層6的寬度相比于傳統結構明顯減少，從而使該處的導電路徑變窄，使寄生電阻的阻值Repi變大，滿足LDMOS的漏極電位不會高于下級反相器的轉折電平，從而保證后級電路的正常工作，其原理與圖3所示結構相同。
[0022]圖6為沿圖5中AA'線的器件截面圖，包括LDMOS源極1、LDMOS漏極2、P型阱區
3、高壓互連線4、P型襯底5、N型外延層6、LDMOS源柵區域的P型阱區7、LDMOS的多晶硅柵極8、高壓電路區域PMOS的源極9、是高壓電路區域PMOS的柵極10、高壓電路區域PMOS的漏極11、高壓電路區域NMOS的源極12.、高壓電路區域NMOS的柵極13、高壓電路區域匪OS的漏極14、高壓電路區域NMOS區域的P型阱區15、高壓電路區域的電源電位16、高壓電路區域的地電位17。本例與傳統工藝，LDMOS的漏極2與Vb之間的外延層沒有額外的P型阱區3來增加寄生電阻值，因此簡化了工藝復雜度，降低了器件成本。
【權利要求】
1.一種高壓集成電路，包括通過高壓互連線(4)連接的LDMOS區和高壓電路區，所述LDMOS區包括LDMOS源極(I)、LDMOS漏極⑵和P型阱區(3);所述LDMOS漏極(2)、P型阱區(3)、和高壓電路區外圍設置有高壓結終端(18);高壓互連線(4)的一端穿過P型阱區(3)與LDMOS漏極(2)連接，其另一端與高壓電路區連接；其特征在于，所述高壓結終端(18)在P型阱區(3)處的兩側內凹。
【文檔編號】H01L23/52GK103928435SQ201410175912
【公開日】2014年7月16日 申請日期:2014年4月28日 優先權日:2014年4月28日
【發明者】喬明, 張昕, 文帥, 齊釗, 黃軍軍, 薛騰飛, 張波 申請人:電子科技大學