鰭型場效晶體管及其制作方法與流程

本發明的實施例涉及一種制作鰭型場效晶體管的方法。

背景技術：

隨著半導體裝置的大小不斷縮減，已開發出三維多柵極結構(例如鰭型場效晶體管(fin-typefieldeffecttransistor，finfet))以取代平面的互補金屬氧化物半導體(complementarymetaloxidesemiconductor，cmos)裝置。鰭型場效晶體管的結構特征為從襯底的表面直立延伸的硅系鰭(silicon-basedfin)，且包裹于由半導體鰭形成的導通溝道周圍的柵極進一步提供對溝道的更好的電性控制。

在制作鰭型場效晶體管期間，通過後進行的鰭切割工藝(fincutlastprocess)將半導體鰭圖案化以移除半導體鰭的不需要的部分，且在鰭切割工藝之后，接著形成淺溝槽隔離(shallowtrenchisolation，sti)及柵極堆疊結構。在鰭切割工藝期間，形成圖案化光刻膠層以局部地覆蓋半導體鰭且對半導體鰭的不需要的部分進行刻蝕。由于在鰭切割工藝中使用的圖案化光刻膠層形成于襯底之上，且因而圖案化光刻膠層可能厚度不足以保護被覆蓋的半導體鰭，特別是分布于集成電路的密集區域(例如，核心區域)中的半導體鰭，因此，在鰭切割工藝期間會出現鰭損壞現象且鰭切割工藝的穩定性會劣化。

技術實現要素：

根據本發明的某些實施例，提供一種包括以下步驟的制作鰭型場效晶體管(finfet)的方法。提供襯底，襯底包括多個溝槽及位于溝槽之間的多個半導體鰭。在溝槽中形成多個絕緣體。執行鰭切割工藝以移除半導體鰭的某些部分，直至在絕緣體之間形成多個凹部為止。形成柵極堆疊結構，以局部地覆蓋半導體鰭及絕緣體。

附圖說明

結合附圖閱讀以下詳細說明，會最好地理解本發明的各個方面。應注意，根據本行業中的標準慣例，各種特征并非按比例繪制。事實上，為論述清晰起見，可任意增大或減小各種特征的尺寸。

圖1說明用以說明根據本發明某些實施例的制作鰭型場效晶體管的方法的流程圖。

圖2a-圖2k是根據本發明某些實施例的制作鰭型場效晶體管的方法的立體圖。

圖3a-圖3k是根據本發明某些實施例的制作鰭型場效晶體管的方法的剖視圖。

圖4及圖5示意性地說明圖2f及圖3f的修改形式。

圖6及圖7示意性地說明圖2g及圖3g的修改形式。

[符號的說明]

100：襯底

100a：半導體襯底

102a：保護層

102a’：圖案化保護層

102b：硬掩模層

102b’：圖案化硬掩模層

104：圖案化光刻膠層

106：溝槽

108：半導體鰭

108’：半導體部分

110：介電層

110a：絕緣體

111：凹部

112：柵極介電層

114：擬柵極條

116：間隔壁

118：圖案化介電層

122：柵極

c：空腔

cs：曲面

d：深度

d1、d2：長度方向

ds：介電結構

gs：柵極堆疊結構

h：高度差

i-i’：剖面線

pr：圖案化光刻膠層

s：間距

s10、s20、s30、s40、s50、s60、s70：步驟

t1、t2：頂表面

v：孔洞

w：寬度

具體實施方式

以下公開內容提供用于實作所提供主題的不同特征的許多不同的實施例或實例。以下闡述組件及排列的具體實例以簡化本公開內容。當然，這些僅為實例且不旨在進行限制。舉例來說，以下說明中將第一特征形成于第二特征之上或第二特征上可包括其中第一特征及第二特征被形成為直接接觸的實施例，且也可包括其中第一特征與第二特征之間可形成有附加特征、進而使得所述第一特征與所述第二特征可能不直接接觸的實施例。另外，本公開內容可能在各種實例中重復參考編號及/或字母。這種重復是出于簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關系。

此外，為易于說明，本文中可能使用例如“之下(beneath)”、“下面(below)”、“下部的(lower)”、“上方(above)”、“上部的(upper)”等空間相對性用語來闡述圖中所示的一個元件或特征與另一(其他)元件或特征的關系。所述空間相對性用語旨在除圖中所繪示的定向外還囊括裝置在使用或操作中的不同定向。設備可具有其他定向(旋轉90度或處于其他定向)且本文中所用的空間相對性描述語可同樣相應地進行解釋。

本發明的實施例闡述鰭型場效晶體管的示例性制作工藝。在本發明的某些實施例中可在塊狀硅(bulksilicon)襯底上形成鰭型場效晶體管。再者，在其他實施例中，可在絕緣體上硅(silicon-on-insulator，soi)襯底或絕緣體上鍺(germanium-on-insulator，goi)襯底上形成鰭型場效晶體管。此外，根據實施例，襯底可包括其他導電層或其他半導體元件(例如晶體管、二極管等)。實施例在本上下文中不受限制。

圖1說明用以說明根據本發明某些實施例的制作鰭型場效晶體管的方法的流程圖。參照圖1，方法至少包括步驟s10、步驟s20、步驟s30、步驟s40、步驟s50、步驟s60及步驟s70。首先，在步驟s10中，將襯底圖案化以在襯底中形成多個溝槽及在溝槽之間形成多個半導體鰭。接著，在步驟s20中，在溝槽中形成多個絕緣體，其中絕緣體局部地覆蓋半導體鰭的側壁。在步驟s30中，形成圖案化光刻膠層以局部地覆蓋半導體鰭。在步驟s40中，移除未被圖案化光刻膠層覆蓋的半導體鰭的部分，直至在絕緣體之間形成凹部為止。在步驟s50中，在形成凹部之后，移除圖案化光刻膠層。在步驟s60中，形成柵極介電層以填充凹部且覆蓋絕緣體及半導體鰭。之后，在步驟s70中，在柵極介電層上形成柵極。

圖2a是鰭型場效晶體管在制造方法的各個階段中的一個階段的立體圖，且圖3a是鰭型場效晶體管的沿圖2a所示的剖面線i-i’截取的剖視圖。在圖1中的步驟s10中且如圖2a及圖3a中所示，提供襯底100。在一個實施例中，襯底100包括晶體硅襯底(例如，晶片(wafer))。根據設計要求(例如，p型襯底或n型襯底)，襯底100可包括各種摻雜區。在某些實施例中，摻雜區可被摻雜以p型摻雜劑或n型摻雜劑。舉例來說，摻雜區可被摻雜以p型摻雜劑，例如硼或bf2；n型摻雜劑，例如磷或砷及/或其組合。摻雜區可被配置用于n型鰭型場效晶體管或作為另外一種選擇被配置用于p型鰭型場效晶體管。在某些替代實施例中，襯底100可由下列制成：某些其他合適的元素半導體，例如金剛石或鍺；合適的化合物半導體，例如砷化鎵、碳化硅、砷化銦或磷化銦；或者合適的合金半導體，例如碳化硅鍺、磷化鎵砷或磷化鎵銦。

在一個實施例中，在襯底100上依序形成保護層102a及硬掩模層102b。保護層102a可為例如通過熱氧化(thermaloxidation)工藝形成的氧化硅薄膜。保護層102a可充當襯底100與硬掩模層102b之間的粘著層。保護層102a也可充當用于刻蝕硬掩模層102b的刻蝕終止層。在至少一個實施例中，硬掩模層102b是例如通過低壓化學氣相沉積(low-pressurechemicalvapordeposition，lpcvd)或等離子體增強型化學氣相沉積(plasmaenhancedchemicalvapordeposition，pecvd)形成的氮化硅層。在硬掩模層102b上形成具有預定圖案的圖案化光刻膠層104。

圖2b是鰭型場效晶體管在制造方法的各個階段中的一個階段的立體圖，且圖3b是鰭型場效晶體管的沿圖2b所示的剖面線i-i’截取的剖視圖。在圖1中的步驟s10中且如圖2a-圖2b及圖3a-圖3b中所示，依序刻蝕未被圖案化光刻膠層104覆蓋的硬掩模層102b及保護層102a，以形成圖案化硬掩模層102b’及圖案化保護層102a’，進而暴露出下面的襯底100。通過利用圖案化硬掩模層102b’、圖案化保護層102a’及圖案化光刻膠層104作為掩模，暴露出襯底100的部分并刻蝕襯底100的部分以形成溝槽106及半導體鰭108。舉例來說，半導體鰭108實質上彼此平行。圖2b及圖3b中所示的半導體鰭108的數目僅用于說明，在某些替代實施例中，至少一個半導體鰭(例如，一個、兩個、三個或超過四個)可根據實際設計要求而形成。如圖2b及圖3b中所示，半導體鰭108被圖案化硬掩模層102b’、圖案化保護層102a’及圖案化光刻膠層104覆蓋。兩個相鄰的溝槽106以間距s間隔開。舉例來說，位于兩個相鄰的溝槽106之間的間距s可小于約30納米。換句話說，兩個相鄰的溝槽106被半導體鰭108中的一者對應地間隔開且半導體鰭108的寬度與間距s相同。

在某些實施例中，溝槽106的寬度w介于約20納米至約48納米的范圍內。舉例來說，半導體鰭108的高度及溝槽106的深度d介于約40納米至約70納米的范圍內。在形成溝槽106與半導體鰭108之后，接著移除圖案化光刻膠層104。在一個實施例中，可執行清洗工藝來移除半導體襯底100a及半導體鰭108的天然氧化物(nativeoxide)。可利用稀釋的氫氟(dilutedhydrofluoric，dhf)酸或其他合適的清洗溶液來執行清洗工藝。

圖2c是鰭型場效晶體管在制造方法的各個階段中的一個階段的立體圖，且圖3c是鰭型場效晶體管的沿圖2c所示的剖面線i-i’截取的剖視圖。在圖1中的步驟s20中及如圖2b-圖2c及圖3b-圖3c中所示，在形成溝槽106及半導體鰭108之后，接著在半導體襯底100a之上形成介電層110，以填充溝槽106并覆蓋半導體鰭108。除半導體鰭108之外，介電層110進一步覆蓋圖案化保護層102a’及圖案化硬掩模層102b’。介電層110可包括氧化硅、氮化硅、氮氧化硅、旋涂(spin-on)介電材料或低介電系數介電材料。可通過高密度等離子體化學氣相沉積(high-density-plasmachemicalvapordeposition，hdp-cvd)、次大氣壓化學氣相沉積(sub-atmosphericcvd，sacvd)或通過旋涂來形成介電層110。在某些替代實施例中，介電層110是由化學氣相沉積(chemicalvapordeposition，cvd)工藝及固化工藝形成的流動(flowable)介電層。

圖2d是鰭型場效晶體管在制造方法的各個階段中的一個階段的立體圖，且圖3d是鰭型場效晶體管的沿圖2d所示的剖面線i-i’截取的剖視圖。在圖1中的步驟s20中且如圖2c-圖2d及圖3c-圖3d中所示，舉例來說，執行例如化學機械拋光(chemicalmechanicalpolish，cmp)工藝等平坦化工藝來移除介電層110的位于溝槽106外的一部分、圖案化硬掩模層102b’及圖案化保護層102a’，直至暴露出半導體鰭108的頂表面t2為止。如圖2d及圖3d中所示，在對介電層110拋光之后，經拋光的介電層110的頂表面與半導體鰭108的頂表面t2實質上對準或共平面。

圖2e是鰭型場效晶體管在制造方法的各個階段中的一個階段的立體圖，且圖3e是鰭型場效晶體管的沿圖2e所示的剖面線i-i’截取的剖視圖。在圖1中的步驟s20中且如圖2d-圖2e及圖3d-圖3e中所示，在移除溝槽106外的介電層110之后，溝槽106中的其余介電層110通過刻蝕工藝被局部地移除，進而使得在溝槽106中形成絕緣體110a(例如，淺溝槽隔離結構)且絕緣體110a局部地覆蓋半導體鰭108的側壁。在某些實施例中，刻蝕工藝可為使用氫氟酸(hydrofluoricacid，hf)的濕刻蝕(wetetching)工藝或干刻蝕(dryetching)工藝。

如圖2e及圖3e中所示，絕緣體110a的頂表面t1低于半導體鰭108的頂表面t2。半導體鰭108從絕緣體110a的頂表面t1突出。舉例來說，半導體鰭108的頂表面t2與絕緣體110a的頂表面t1之間的高度差h(即，鰭高度)介于約15納米至約50納米的范圍內。

圖2f是鰭型場效晶體管在制造方法的各個階段中的一個階段的立體圖，且圖3f是鰭型場效晶體管的沿圖2f所示的剖面線i-i’截取的剖視圖。在圖1中的步驟s30～s40中且如圖2e-圖2f及圖3e-圖3f所示，執行鰭切割工藝以移除半導體鰭108的不需要的部分，直至在絕緣體110a之間形成多個凹部111為止。舉例來說，通過光刻工藝及刻蝕工藝來執行鰭切割工藝。鰭切割工藝的詳細描述如下。

在制作半導體鰭108及絕緣體110a之后，形成圖案化光刻膠層pr以局部地覆蓋半導體鰭108(步驟s30)。半導體鰭108的需要的部分被圖案化光刻膠層pr覆蓋，而半導體鰭108的不需要的部分不被圖案化光刻膠層pr覆蓋且被圖案化光刻膠層pr暴露出。在某些實施例中，圖案化光刻膠層pr形成于絕緣體110a的頂表面t1上且局部地覆蓋半導體鰭108的需要的部分。由于圖案化光刻膠層pr形成于絕緣體110a的頂表面t1上，因此分布于集成電路的密集區域(例如，核心區域)中的半導體鰭108可容易地被圖案化光刻膠層pr覆蓋并受到圖案化光刻膠層pr的保護。換句話說，半導體鰭108的上部部分被圖案化光刻膠層pr保護而半導體鰭108的下部部分被絕緣體110a保護。當形成圖案化光刻膠層pr以覆蓋分布于集成電路的密集區域(例如，核心區域)中的半導體鰭108時，由於半導體鰭108的下部部分被絕緣體110a保護，因此，容易滿足圖案化光刻膠層pr的厚度要求。

在絕緣體110a之上形成圖案化光刻膠層pr之后，移除未被圖案化光刻膠層pr覆蓋的半導體鰭108的不需要的部分，直至在絕緣體110a之間形成凹部111為止(步驟s40)。半導體鰭108的不需要的部分的移除是自對準工藝(self-alignedprocess)且在形成圖案化光刻膠層pr時具有足夠大的工藝窗口(processwindow)。在某些實施例中，通過利用圖案化光刻膠層pr作為刻蝕掩模來刻蝕半導體鰭108的不需要的部分。在移除半導體鰭108的不需要的部分期間，半導體鰭108的不需要的部分例如被刻蝕劑(例如，hbr、he、cl2、nf3、o2、sf6、cf4、ch3f、ch2f2、chxfy、n2、so2、ar等)有效地刻蝕，且刻蝕劑并不會大幅地損壞絕緣體110a。在某些實施例中，上述用于移除半導體鰭108的不需要的部分的刻蝕工藝可為濕刻蝕工藝或干刻蝕工藝。

凹部111的數目僅用于說明，在某些替代實施例中，可根據實際設計要求形成一個凹部或超過兩個凹部。

如圖2f及圖3f中所示，在移除半導體鰭108的不需要的部分之后，多個半導體部分108’存留于凹部111下方。在某些實施例中，半導體部分108’可包括位于半導體部分108’頂部上的曲面cs且曲面cs被凹部111暴露出。曲面cs低于絕緣體110a的頂表面t1。舉例來說，半導體部分108’是位于凹部111的下方的突出部分。此外，舉例來說，曲面cs是凹陷的表面。

在某些替代實施例中，如圖4及圖5中所示，可移除(例如，刻蝕掉)半導體鰭108的不需要的部分，直至形成半導體襯底100a的多個曲面cs’且多個曲面cs’被凹部111暴露出。曲面cs’低于絕緣體110a的底表面。換句話說，在凹部111中不存留有半導體部分或突出部。舉例來說，曲面cs’是凹陷的表面。

在移除半導體鰭108的不需要的部分之后，移除圖2f及圖3f中所示的圖案化光刻膠層pr(步驟s50)。

圖2g至圖2k是鰭型場效晶體管在制造方法的各個階段的立體圖，且圖3g至圖3k是鰭型場效晶體管的沿圖2g至圖2k所示的剖面線i-i’截取的剖視圖。在圖1中的步驟s60～s70中且如圖2f-圖2g及圖3f-圖3g中所示，接著形成柵極堆疊結構gs(圖2k中所示)，以局部地覆蓋半導體鰭108及絕緣體110a。結合圖2g至圖2k及圖3g至圖3k示出柵極堆疊結構gs(圖2k中所示)的形成。

在圖1中的步驟s60中且如圖2g及圖3g中所示，形成柵極介電層112以填充凹部111并覆蓋絕緣體110a及半導體鰭108。換句話說，絕緣體110a之間的凹部111被柵極介電層112及半導體部分108’填充。在絕緣體110a之間填充的柵極介電層112提供良好的絕緣特性及結構強度。在某些實施例中，柵極介電層112的厚度處于約1納米至約50納米的范圍內。柵極介電層112可包含氧化硅、氮化硅、氮氧化硅或高介電系數電介質。高介電系數電介質包括金屬氧化物。用于高介電系數電介質的金屬氧化物的實例包括li、be、mg、ca、sr、sc、y、zr、hf、al、la、ce、pr、nd、sm、eu、gd、tb、dy、ho、er、tm、yb、lu的氧化物及/或其混合物。可通過例如原子層沉積(atomiclayerdeposition，ald)、化學氣相沉積(cvd)、物理氣相沉積(physicalvapordeposition，pvd)、熱氧化、紫外臭氧氧化(uv-ozoneoxidation)等合適的工藝來形成柵極介電層112。

在某些實施例中，絕緣體110a之間的凹部111可完全被柵極介電層112及半導體部分108’填充。換句話說，柵極介電層112包括分布于凹部111中的少量孔洞。在某些替代實施例中，如圖6及圖7中所示，柵極介電層112可包括分布于凹部111中的孔洞v。應注意，柵極介電層112中的孔洞v可增強柵極介電層112的絕緣特性且提供充分的結構強度。

圖2h是鰭型場效晶體管在制造方法的各個階段中的一個階段的立體圖，且圖3h是鰭型場效晶體管的沿圖2h所示的剖面線i-i’截取的剖視圖。在圖1中的步驟s70中且如圖2g-圖2h及圖3g-圖3h中所示，在柵極介電層112上形成至少一個擬柵極條114，其中擬柵極條114的長度方向d1不同于半導體鰭108的長度方向d2。在某些實施例中，擬柵極條114的長度方向d1垂直于半導體鰭108的長度方向d2。圖2h中所示的擬柵極條114的數目僅用于說明，在某些替代實施例中，可根據實際設計要求形成兩個或更多個平行擬柵極條。擬柵極條114包括含硅材料，例如多晶硅、非晶硅或其組合。

如圖2h中所示，在形成擬柵極條114之后，在擬柵極條114的側壁上形成一對間隔壁116。間隔壁116形成于柵極介電層112上且沿擬柵極條114的側壁延伸。換句話說，間隔壁116沿長度方向d1延伸。間隔壁116由介電材料形成，例如氮化硅或sicon等。間隔壁116可包括單層結構或多層結構。

圖2i是鰭型場效晶體管在制造方法的各個階段中的一個階段的立體圖，且圖3i是鰭型場效晶體管的沿圖2i所示的剖面線i-i’截取的剖視圖。在圖1中的步驟s70中且如圖2h-圖2i及圖3h-圖3i中所示，形成圖案化介電層118以覆蓋未被擬柵極條114及間隔壁116覆蓋的柵極介電層112。舉例來說，圖案化介電層118的頂表面與擬柵極條114的頂表面實質上共平面。在某些實施例中，在形成圖案化介電層118之前，可提前執行某些工藝(例如，柵極介電層112的圖案化工藝、半導體鰭108凹入(recessing)工藝、對半導體鰭108進行的應變源極/漏極外延工藝、硅化(silicidation)工藝等)。不再對上述可選的工藝的細節予以贅述。

如圖2i中所示，間隔壁116與圖案化介電層118的組合可被視作鄰近于擬柵極條114的介電結構ds。換句話說，擬柵極條114可嵌于介電結構ds中且介電結構ds局部地覆蓋半導體鰭108及絕緣體110a。

圖2j是鰭型場效晶體管在制造方法的各個階段中的一個階段的立體圖，且圖3j是鰭型場效晶體管的沿圖2j所示的剖面線i-i’截取的剖視圖。在圖1中的步驟s70中且如圖2i-圖2j及圖3i-圖3j中所示，移除擬柵極條114。在某些實施例中，例如通過刻蝕工藝移除擬柵極條114。通過恰當地選擇刻蝕劑來移除擬柵極條114，而不會對圖案化介電層118、柵極介電層112及間隔壁116造成大幅的損壞。在移除擬柵極條114之后，在間隔壁116之間形成空腔c。換句話說，柵極介電層112被空腔c局部地暴露出。

圖2k是鰭型場效晶體管在制造方法的各個階段中的一個階段的立體圖，且圖3k是鰭型場效晶體管的沿圖2k所示的剖面線i-i’截取的剖視圖。在圖1中的步驟s70中且如圖2j-圖2k及圖3j-圖3k中所示，在形成空腔c之后，柵極122形成于空腔c中且填充空腔c，并且柵極122覆蓋被空腔c暴露出的柵極介電層112。柵極122的寬度與擬柵極條114(如圖2i中所示)的寬度實質上相同。鰭型場效晶體管的溝道長度與柵極122的寬度相關或由柵極122的寬度來決定。換句話說，半導體鰭108的與柵極122交疊且被柵極122覆蓋的部分用作鰭型場效晶體管的溝道。

如圖2k中所示，在一個實施例中，舉例來說，柵極122及其下方的柵極介電層112被視作柵極堆疊結構gs，在柵極堆疊結構gs的側壁上形成介電結構ds(例如，一對間隔壁116或一對間隔壁116與圖案化介電層118的組合)，且介電結構ds的頂表面與柵極堆疊結構gs的頂表面實質上共平面。在某些替代實施例中，可省略上述柵極置換工藝(圖2j至圖2k及圖3j至圖3k)。

在本發明的實施例中，由于鰭切割工藝是在形成絕緣體之后執行的，因而其余的半導體鰭可得到妥善地保護。因此，鰭型場效晶體管的性能(例如，泄漏、芯片探測(cp)良率等)、可靠性及工藝控制(例如，工藝窗口)可得到提高。

根據本發明的某些實施例，提供一種包括以下步驟的制作鰭型場效晶體管的方法。提供襯底，所述襯底包括多個溝槽及位于所述溝槽之間的多個半導體鰭。在所述溝槽中形成多個絕緣體。執行鰭切割工藝以移除所述半導體鰭的某些部分，直至在所述絕緣體之間形成多個凹部為止。形成柵極堆疊結構，以局部地覆蓋所述半導體鰭及所述絕緣體。

在所述的方法中，形成所述絕緣體的方法包括：形成介電層，以填充所述溝槽及覆蓋所述半導體鰭；移除所述溝槽外的所述介電層；以及局部地移除所述溝槽中的所述介電層，以形成所述絕緣體。

在所述的方法中，所述鰭切割工藝包括：形成圖案化光刻膠層，以局部地覆蓋所述半導體鰭；移除未被所述圖案化光刻膠層覆蓋的所述半導體鰭的所述部分，直至在所述絕緣體之間形成所述凹部為止；以及在形成所述凹部之后，移除所述圖案化光刻膠層。

在所述的方法中，在執行所述鰭切割工藝之后，形成所述襯底的多個曲面且所述曲面被所述凹部暴露出。

在所述的方法中，所述半導體鰭的所述部分被移除以在所述絕緣體之間形成多個半導體部分。

在所述的方法中，形成所述柵極堆疊結構的方法包括：形成柵極介電層，以填充所述凹部并覆蓋所述絕緣體及所述半導體鰭；以及在所述柵極介電層上形成柵極。

在所述的方法中，在執行所述鰭切割工藝之后，形成所述襯底的多個曲面且所述多個曲面被所述凹部暴露出，并且被所述凹部暴露出的所述曲面被所述柵極介電層覆蓋。

在所述的方法中，所述半導體鰭的所述部分被移除，以形成被所述凹部暴露出的多個半導體部分，且被所述凹部暴露出的所述半導體部分被所述柵極介電層覆蓋。

在所述的方法中，所述柵極介電層包括分布于所述凹部中的多個孔洞。

根據本發明的其他實施例，提供一種包括以下步驟的制作鰭型場效晶體管的方法。將襯底圖案化，以在所述襯底中形成多個溝槽以及在所述溝槽之間形成多個半導體鰭。在所述溝槽中形成多個絕緣體，其中所述絕緣體局部地覆蓋所述半導體鰭的側壁。形成圖案化光刻膠層，以局部地覆蓋所述半導體鰭。移除未被所述圖案化光刻膠層覆蓋的所述半導體鰭的部分，直至在所述絕緣體之間形成所述凹部為止。在形成所述凹部之后，移除所述圖案化光刻膠層。形成柵極介電層，以填充所述凹部并覆蓋所述絕緣體及所述半導體鰭。在所述柵極介電層上形成柵極。

在所述的方法中，形成所述絕緣體的方法包括：形成介電層，以填充所述溝槽并覆蓋所述半導體鰭；移除所述溝槽外的所述介電層；以及局部地移除所述溝槽中的所述介電層，以形成所述絕緣體。

在所述的方法中，在未被所述圖案化光刻膠層覆蓋的所述半導體鰭的所述部分被移除之后，所述襯底的多個曲面被所述絕緣體之間的所述凹部暴露出，且被所述凹部暴露出的所述曲面被所述柵極介電層覆蓋。

在所述的方法中，未被所述圖案化光刻膠層覆蓋的所述半導體鰭的所述部分被移除，以形成被所述凹部暴露出的多個半導體部分，且被所述凹部暴露出的所述半導體部分被所述柵極介電層覆蓋。

在所述的方法中，所述柵極介電層包括分布于所述凹部中的多個孔洞。

根據本發明的另一實施例，提供一種鰭型場效晶體管，所述鰭型場效晶體管包括襯底、多個絕緣體、柵極介電層及柵極。所述襯底包括多個溝槽及位于所述溝槽之間的至少一個半導體鰭。所述絕緣體配置于所述溝槽中且所述絕緣體中的至少相鄰兩者通過所述絕緣體之間的至少一個凹部間隔開。所述至少一個凹部被所述柵極介電層填充，且所述柵極介電層覆蓋所述絕緣體及所述至少一個半導體鰭。所述柵極配置于所述柵極介電層上，且所述柵極局部地覆蓋所述至少一個半導體鰭及所述絕緣體。

在所述的結構中，所述至少一個凹部的寬度等于所述至少一個半導體鰭的寬度。

在所述的結構中，所述襯底的至少一個曲面被所述至少一個凹部暴露出且被所述柵極介電層覆蓋。

在所述的結構中，所述襯底包括位于所述至少一個凹部下方的至少一個半導體部分，且所述至少一個半導體部分被所述柵極介電層覆蓋。

在所述的結構中，所述至少一個凹部被所述柵極介電層及所述半導體部分填充。

在所述的結構中，所述柵極介電層包括分布于所述凹部中的多個孔洞。

以上概述了若干實施例的特征，以使所屬領域中的技術人員可更好地理解本發明的各個方面。所屬領域中的技術人員應知，他們可容易地使用本發明作為設計或修改其他工藝及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。所屬領域中的技術人員還應認識到，該些等效構造并不背離本發明的精神及范圍，而且他們可在不背離本發明的精神及范圍的條件下對其作出各種改變、代替及變更。