一種疊層片式壓敏電阻的制作方法
【技術領域】
[0001] 本發明設及壓敏電阻，尤其設及一種疊層片式壓敏電阻。
【背景技術】
[0002] 現有的疊層片式壓敏電阻內電極設計結構為平行板電容器結構設計，即內部壓敏 電阻單元W并聯的方式進行排布。但受壓敏電阻瓷體材料介電常數的影響，壓敏電阻的電 容值難W做到超低的水平。同時，W同樣的瓷體材料為基礎，若要提升壓敏電阻承受浪涌電 流沖擊的能力，需要增加壓敏電阻內部單元的并聯數量，運樣同時也增加了壓敏電阻的電 容值，又不符合一些線路對疊層片式壓敏電阻具有低電容的要求。
【發明內容】
[0003] 為彌補現有技術的不足，本發明提出一種疊層片式壓敏電阻，可W將疊層片式壓 敏電阻的電容值制作到超低的水平，或保持一定的電容值而大幅提升疊層片式壓敏電阻承 受浪涌電流沖擊的能力，有效的擴大了疊層片式壓敏電阻在線路中做ESD防護或浪涌防護 的應用范圍。
[0004] 為達到上述目的，本發明采用W下技術方案：
[0005] 本發明公開了一種疊層片式壓敏電阻，包括上基板、下基板和端電極，還包括設置 在所述上基板和所述下基板之間的多個壓敏電阻單元，其中多個所述壓敏電阻單元中至少 有兩個所述壓敏電阻單元是采用串聯結構，多個所述壓敏單元通過引出電極連接至所述端 電極。
[0006] 優選地，多個所述壓敏電阻單元都是串聯結構。
[0007] 進一步地，所述壓敏電阻單元的數量為2~3個。
[000引進一步地，所述壓敏電阻單元采用介電常數為10~100,電位梯度為1000~1800V/ mm的瓷體材料。
[0009] 更進一步地，所述壓敏電阻單元采用介電常數為30~80,電位梯度為1200~ 1600V/mm的瓷體材料。
[0010] 優選地，多個所述壓敏電阻單元是串并聯復合結構。
[0011] 進一步地，所述壓敏電阻單元排布的列數為2~3列。
[0012] 進一步地，所述壓敏電阻單元采用介電常數為150~380,電位梯度為200~300V/ mm的瓷體材料。
[0013] 更進一步地，所述壓敏電阻單元采用介電常數為180~300,電位梯度為220~ 290V/mm的瓷體材料。
[0014] 優選地，多個所述壓敏電阻單元的壓敏電壓和電容值都相等。
[0015] 與現有技術相比，本發明的有益效果在于:按照本發明制作的疊層片式壓敏電阻 可W將疊層片式壓敏電阻的電容值制作到較低的水平，滿足高速信號傳輸線路做ESD防護 時對壓敏電阻低電容量的要求;或者在保持一定的電容值的條件下，可W大幅提升疊層片 式壓敏電阻承受浪涌電流沖擊的能力;從而擴大了疊層片式壓敏電阻在ESD防護和浪涌防 護領域的應用范圍。
[0016] 在進一步的方案中，結合本發明的疊層片式壓敏電阻的結構和采用特定參數的瓷 體材料，可W進一步降低疊層片式壓敏電阻的靜態電容值，滿足更高速信號傳輸線路做ESD 防護時對壓敏電阻超低電容量的要求，或者在保持一定的電容值的條件下，能夠進一步提 高疊層片式壓敏電阻承受浪涌電流沖擊的能力。
【附圖說明】
[0017] 圖1是本發明一種實施例的疊層片式壓敏電阻結構示意圖；
[0018] 圖2是本發明另一種實施例的疊層片式壓敏電阻結構示意圖；
[0019] 圖3是本發明對比例一的疊層片式壓敏電阻結構示意圖；
[0020] 圖4是本發明實例一和實例二的疊層片式壓敏電阻結構示意圖；
[0021 ]圖5是本發明對比例二的疊層片式壓敏電阻結構示意圖；
[0022] 圖6是本發明實例Ξ和實例四的疊層片式壓敏電阻結構示意圖。
【具體實施方式】
[0023] 下面對照附圖并結合優選的實施方式對本發明作進一步說明。
[0024] 本發明提供了一種疊層片式壓敏電阻，包括上基板10、下基板20、端電極30和設置 在上基板10和下基板20之間的多個壓敏電阻單元V1、V2、V3……化，該多個壓敏電阻單元中 至少有兩個是采用串聯結構的，并通過引出電極連接至端電極形成具有電性能的疊層片式 壓敏電阻。在一些實施例中，該多個壓敏電阻單元VI、V2、V3……化的壓敏電壓化、化、化…… Un相等，即Ul = U2 = U3……=Un;同時，對應的電容值Cl、C2、C3……Cn也相等，即Cl = C2 = C3……=Cn;從而避免因為多個壓敏電阻單元相互之間有較大的差異，而引起的疊層片式壓 敏電阻在工作時各壓敏電阻單元的電場分布不均勻，而可能進一步引起性能波動偏差較 大，降低防護效果和疊層片式壓敏電阻的使用壽命。
[0025] 如圖1所示，多個壓敏電阻單元V1、V2、V3……Vn都是串聯結構，在一些實施例中， 壓敏電阻單元的數量為2~3個，避免了因壓敏電阻單元個數過大導致的疊層片式壓敏電阻 工作時內部感應電場偏大，而進一步影響到實際電場分布，壓敏電壓值偏大而不利于壓敏 電阻對線路的防護效果;進一步壓敏電阻單元采用介電常數為10~100,電位梯度為1000~ 1800V/mm的瓷體材料，更進一步壓敏電阻單元采用介電常數為30~80,電位梯度為1200~ 1600V/mm的瓷體材料。
[0026] 如圖2所示，多個壓敏電阻單元V1、V2、V3……化是串并聯復合結構，在一些實施例 中，壓敏電阻單元排布的列數為2~3列，避免了因為壓敏電阻列數過多可能導致的疊層片 式壓敏電阻工作時內部感應電場偏大，而進一步影響到實際電場分布，壓敏電壓值偏大而 不利于壓敏電阻對線路的防護效果且增加了工藝制作難度;進一步壓敏電阻單元采用介電 常數為150~380,電位梯度為200~300V/mm的瓷體材料，更進一步壓敏電阻單元采用介電 常數為180~300，電位梯度為220~290V/mm的瓷體材料。
[0027] 下面結合具體對比例和具體實例對本發明的疊層片式壓敏電阻進行說明。
[002引對比例一：
[0029] 如圖3所示，疊層片式壓敏電阻包含了壓敏電阻單元V1、V2,且壓敏電阻單元V1、V2 之間形成并聯結構，壓敏電阻單元V1、V2采用介電常數為520,電位梯度為610V/mm的瓷體材 料，且使壓敏電阻的壓敏電壓設計滿足如下要求，電容盡可能選擇最小值，具體如下：
[0030] 壓敏電壓設計:Ui = U2 = 120V。
[0031] 電容值設計：打= C2 = 2.5pF。
[0032] 由于2個壓敏電阻單元為并聯結構，可知：
[0033] 即U總=化二化= 120V。
[0034] C總二打+C2 = 5pF。
[0035] 實例一：
[0036] 如圖4所示，疊層片式壓敏電阻包含了壓敏電阻單元V1、V2,且壓敏電阻單元V1、V2 之間形成串聯結構，壓敏電阻單元V1、V2采用介電常數為520,電位梯度為610V/mm的瓷體材 料，且使壓敏電阻總的壓敏電壓設計與對比例一一致，電容盡可能選擇最小值，具體如下：
[0037] 壓敏電壓設計:Ui = U2 = 60V。
[003引電容值設計：打= C2 = 5pF，
[0039] 由于2個壓敏電阻單元為串聯結構，可知：
[0040] U總二化+化= 120V。
[0041] 1/C總=1/打+I/C2,即C總=Ci/2 = 2.5pF。
[0042] 實例二：
[0043] 如圖4所示，疊層片式壓敏電阻包含了壓敏電阻單元V1、V2,且壓敏電阻單元V1、V2 之間形成串聯結構，壓敏電阻單元V1、V2采用介電常數為50,電位梯度為1400V