/mm的瓷體材 料，且使壓敏電阻總的壓敏電壓設計與對比例一一致，電容盡可能選擇最小值，具體如下：
[0044] 壓敏電壓設計:Ui = U2 = 60V。
[0045] 電容值設計:打= C2 = lpF，
[0046] 由于2個壓敏電阻單元為串聯結構，可知：
[0047] U總=Ui+U2 = 120V。
[004引 1 /C總=1 /打+1/C2，即 C總=Ci/2 = 0.5pF。
[0049]對對比例一和實例一、實例二的疊層片式壓敏電阻進行測試，測試其壓敏電壓U、 電容Cp、ESD沖擊效果，截止頻率f 0，如下表1所示。
[(K)加]表1
[0053]通過上表1中的數據，可W得出：第一，相對于對比例一，本發明的實例一和實例二 的疊層片式壓敏電阻具有較低的靜態電容值，其中實例二比實例一的疊層片式壓敏電阻具
[0化1 ]
[0化2] 有更低的靜態電容值;第二，相對于對比例一，本發明的實例一和實例二的疊層片式壓敏電 阻具有較高的截止頻率，即在保證產品承受ESD沖擊能力的基礎上，本發明的疊層片式壓敏 電阻具有更高的截止頻率，說明其在信號線路上做ESD防護，具有更廣泛的應用范圍；其中 實例二與實例一的疊層片式壓敏電阻具有更高的截止頻率，具有更加廣泛的
[0054] 對比例二：
[0055] 如圖5所示，疊層片式壓敏電阻包含了壓敏電阻單元￥1、￥2、￥3、￥4，且運4個壓敏電 阻單元W并聯結構相結合，壓敏電阻單元￥1、￥2、￥3、￥4采用介電常數為520，電位梯度為 610V/mm的瓷體材料，且使壓敏電阻的壓敏電壓設計滿足如下要求，電容盡可能選擇最小 值，具體如下：
[0化6] 壓敏電壓設計:Ui = U2 = U3 = U4=12V;
[0化7] 電容值設計：打=〔2 = C3 =〔4= 150pF。
[0化引由于4個壓敏電阻單元心￥2、￥3、￥4之間采用并聯的結構，可知：
[0化9] 即U總二化=化二化= U4=12V。
[0060] C總二打+C2+C3+C4=600pF。
[0061] 實例
[0062] 如圖6所示，疊層片式壓敏電阻包含了壓敏電阻單元￥1、￥2、￥3、￥4，且運4個壓敏電 阻單元WV1&V2并聯體與V3&V4并聯體串聯而組成的復合式電容結構，壓敏電阻單元V1、V2、 V3、V4采用介電常數為520,電位梯度為610V/mm的瓷體材料，且使壓敏電阻的壓敏電壓設計 與對比例二一致，電容盡可能選擇最小值，具體如下：
[0063] 壓敏電壓設計:Ui = U2 = U3 = U4=6V
[0064] 電容設計:打= C2 = C3 = C4=246pF
[0065] 由于4個壓敏電阻單元心￥2、￥3、￥込間采用串并聯的復合結構，可知：
[0066] U總=Ui(或化）+化（或 U4) = 12V。
[0067] 1 /C總=(1 / (打+C2)) + (1 / (C3+C4))，即 C總=Cl (或C2，或C3，或C4) = 24化F。
[006引實例四：
[0069] 如圖6所示，疊層片式壓敏電阻包含了壓敏電阻單元￥1、￥2、￥3、￥4，且運4個壓敏電 阻單元WV1&V2并聯體與V3&V4并聯體串聯而組成的復合式電容結構，壓敏電阻單元V1、V2、 V3、V4采用介電常數為220,電位梯度為260V/mm的瓷體材料，且使壓敏電阻的壓敏電壓設計 與對比例二一致，電容盡可能選擇最小值，具體如下：
[0070] 壓敏電壓設計:Ui = U2 = U3 = U4=6V。
[0071 ]電容值設計:打=C2 = C3 = C4=50pF。
[0072]由于4個壓敏電阻單元￥1、￥2、￥3、￥4之間采用串并聯的復合結構，可知：
[007；3] U總=Ui(或化）+化（或 U4) = 12V。
[0074] 1 /C總=(1 / (打+C2)) + (1 / (C3+C4))，即 C總=Cl (或C2，或C3，或C4) = 50pF。
[0075] 對對比例二和實例Ξ、實例四的疊層片式壓敏電阻進行測試，測試其壓敏電壓U、 電容Cp、耐8/20μ浪涌電流沖擊最大值、耐10/100化S浪涌能量沖擊最大值，如下表2所示：
[0076] 表 2
[0077]
[007引通過表2中的數據，可W得出：相對于對比例二，在相同的壓敏電壓及耐受8/20ys 通流能力、l0/l000ys能量耐量能力的基礎上本發明的實例Ξ和實例四的疊層片式壓敏電 阻具有更小的電容值;從而大大擴寬疊層片式壓敏電阻在部分線路上做浪涌防護能力的范 圍。
[0079] W上內容是結合具體的優選實施方式對本發明所作的進一步詳細說明，不能認定 本發明的具體實施只局限于運些說明。對于本發明所屬技術領域的技術人員來說，在不脫 離本發明構思的前提下，還可W做出若干等同替代或明顯變型，而且性能或用途相同，都應 當視為屬于本發明的保護范圍。
【主權項】
1. 一種疊層片式壓敏電阻，包括上基板、下基板和端電極，其特征在于，還包括設置在 所述上基板和所述下基板之間的多個壓敏電阻單元，其中多個所述壓敏電阻單元中至少有 兩個所述壓敏電阻單元是采用串聯結構，多個所述壓敏單元通過引出電極連接至所述端電 極。2. 根據權利要求1所述的疊層片式壓敏電阻，其特征在于，多個所述壓敏電阻單元都是 串聯結構。3. 根據權利要求2所述的疊層片式壓敏電阻，其特征在于，所述壓敏電阻單元的數量為 2~3個。4. 根據權利要求2所述的疊層片式壓敏電阻，其特征在于，所述壓敏電阻單元采用介電 常數為10~100,電位梯度為1000~1800V/mm的瓷體材料。5. 根據權利要求4所述的疊層片式壓敏電阻，其特征在于，所述壓敏電阻單元采用介電 常數為30~80,電位梯度為1200~1600V/mm的瓷體材料。6. 根據權利要求1所述的疊層片式壓敏電阻，其特征在于，多個所述壓敏電阻單元是串 并聯復合結構。7. 根據權利要求6所述的疊層片式壓敏電阻，其特征在于，所述壓敏電阻單元排布的列 數為2~3列。8. 根據權利要求6所述的疊層片式壓敏電阻，其特征在于，所述壓敏電阻單元采用介電 常數為150~380，電位梯度為200~300V/mm的瓷體材料。9. 根據權利要求8所述的疊層片式壓敏電阻，其特征在于，所述壓敏電阻單元采用介電 常數為180~300，電位梯度為220~290V/mm的瓷體材料。10. 根據權利要求1至9任一項所述的疊層片式壓敏電阻，其特征在于，多個所述壓敏電 阻單元的壓敏電壓和電容值都相等。
【專利摘要】本發明公開了一種疊層片式壓敏電阻，包括上基板、下基板和端電極，還包括設置在所述上基板和所述下基板之間的多個壓敏電阻單元，其中多個所述壓敏電阻單元中至少有兩個所述壓敏電阻單元是采用串聯結構，多個所述壓敏單元通過引出電極連接至所述端電極。本發明提出的疊層片式壓敏電阻，可以將疊層片式壓敏電阻的電容值制作到超低的水平，或保持一定的電容值而大幅提升疊層片式壓敏電阻承受浪涌電流沖擊的能力，有效的擴大了疊層片式壓敏電阻在線路中做ESD防護或浪涌防護的應用范圍。
【IPC分類】H01C7/108
【公開號】CN105655070
【申請號】
【發明人】姚斌, 王清華, 賈廣平, 馮志剛, 蘇財能
【申請人】深圳順絡電子股份有限公司
【公開日】2016年6月8日
【申請日】2015年12月31日