為例進行說明，但本發明并不以此為限。晶體管102包括柵極104、柵介電層106、摻雜區108、110、間隙壁112及摻雜延伸區114。柵介電層106位于柵極104與基底100之間。摻雜區108、110分別位于柵極104兩側的基底100中。在此實施例中，摻雜區108、110可作為晶體管102的端子。舉例來說，摻雜區108可作為源極使用，且摻雜區110可作為漏極使用。間隙壁112位于柵極104兩側的基底100上。摻雜延伸區114位于間隙壁112下方的基底100中，且可作為輕摻雜漏極(LDD)使用。晶體管102中各構件的材料與制造方法為本領域技術人員所周知，故于此不再贅述。
[0060]此外，在形成晶體管102之前，還可在基底100中形成至少一隔離結構101。晶體管102通過隔離結構101而彼此隔離。隔離結構101例如是淺溝渠隔離(shallow trenchisolat1n，STI)結構。隔離結構101的材料例如是氧化硅。隔離結構101的制造方法為本領域技術人員所周知，故于此不再贅述。
[0061]接著，在基底100上形成介電層116及位于介電層116中的導體層118、120、122。在介電層116上形成介電層124及位于介電層124中的導體層126、128、130。在介電層124上形成介電層132及位于介電層132中的導體層134。在介電層132上形成介電層136及位于介電層136中的導體層138。介電層116、124、132、136的材料例如是氧化硅等介電材料。介電層116、124、132、136的形成方法例如是化學氣相沉積法。導體層118、120、122、126、128、130、134、138的材料例如是鎢、銅或鋁等導體材料。導體層118、120、122、126、128、130、134、138的形成方法可組合使用光刻制作工藝、蝕刻制作工藝與沉積制作工藝而形成或通過金屬鑲嵌法而形成。
[0062]其中，導體層126可作為字元線使用且可通過導體層118而電連接至柵極104。導體層128可作為源極線使用且可通過導體層120而電連接至摻雜區108。導體層122、130、134、138可形成連接至摻雜區110的內連線結構140。
[0063]然后，在介電層136上形成介電層142。介電層142的材料例如是氧化硅等介電材料。介電層116的形成方法例如是化學氣相沉積法。
[0064]接下來，在介電層142中形成介層窗144，且介層窗144連接至內連線結構140。介層窗144的材料例如是鎢、銅或鋁。介層窗144的形成方法可組合使用光刻制作工藝、蝕刻制作工藝與沉積制作工藝而形成或通過金屬鑲嵌法而形成，如單重金屬鑲嵌法。
[0065]之后，在介電層142上形成介電層146。介電層146的材料例如是氧化硅等介電材料。介電層146的形成方法例如是化學氣相沉積法。
[0066]再者，在介電層146中形成介層窗148，且介層窗148連接至介層窗144。介層窗146可通過介層窗144電連接至至晶體管102的摻雜區110 (端子)。介層窗148的材料例如是鎢、銅或鋁。介層窗148的形成方法可組合使用光刻制作工藝、蝕刻制作工藝與沉積制作工藝而形成或通過金屬鑲嵌法而形成，如單重金屬鑲嵌法。此外，于此技術領域具有通常知識者依照制作工藝整合設計需求，也可將介層窗148與位于其下方的介層窗144通過雙重金屬鑲嵌法而同時形成。
[0067]在此實施例中，介層窗148的寬度是以大于介層窗144的寬度為例進行說明。如此一來，由于介層窗148的寬度大于介層窗144的寬度，因此可使得后續形成于介層窗148上的介層窗144(如圖3F所示)較容易進行對準。此外，當介層窗148與介層窗144的對準發生偏差(如，最左側的介層窗148與介層窗144)時，通過介層窗148的寬度大于介層窗144，可防止后續形成于介層窗148兩側的導線158a與介層窗144發生短路(如圖3E所示)O
[0068]在另一實施例中，當介層窗148與介層窗144可準確對準時，介層窗148的寬度也可等于介層窗144的寬度。
[0069]繼之，請同時參照圖1、圖2B與圖3B，將位于介層窗148兩側的介電層146移除，以于介層窗148兩側分別形成開口 150。開口 150的形成方法例如是對介電層146進行圖案化制作工藝，以部分移除位于介層窗148兩側的介電層146，而形成位于介層窗148兩側的介電層146a以及位于開口 150之間的介電層146b (圖2B)。在對介電層146進行圖案化制作工藝的過程中，可通過圖案化光致抗蝕劑層(未繪示)覆蓋介電層146b，因此介電層146b可保有與介電層146約略相同的厚度。
[0070]在此實施例中，是以部分移除位于介層窗148兩側的介電層146為例進行說明。亦即，位于介層窗148兩側的介電層146的移除深度小于介電層146的厚度，而形成介電層146a，因此可使得開口 150的底部高于介層窗148的底面。如此一來，當介層窗148與介層窗144的對準發生偏差時(如，最左側的介層窗148與介層窗144)，通過介電層146a可防止后續形成于介層窗148兩側的導線158a與介層窗144發生短路(如圖3E所示)。
[0071]在另一實施例中，當介層窗148與介層窗144可準確對準時，也可完全移除位于介層窗148兩側的介電層146。亦即，開口 150的底部高度可等于介層窗148的底面高度。
[0072]隨后，請同時參照圖1、圖2C與圖3C，可選擇性地在介層窗148上形成共形的絕緣材料層152，且絕緣材料層152可覆蓋介電層146a、146b。絕緣材料層152的材料例如是氧化物等絕緣材料，如氧化硅等。絕緣材料層152的形成方法例如是化學氣相沉積法。
[0073]接著，在絕緣材料層152上形成共形的可變電阻材料層154。可變電阻材料層154的材料例如是金屬氧化物，如氧化鉿、氧化鎂、氧化鎳、氧化鈮、氧化鈦、氧化鋁、氧化釩、氧化鎢、氧化鋅或氧化鈷。可變電阻材料層154的形成方法例如是化學氣相沉積法。在此實施例中，是以于形成可變電阻材料層144之前先形成絕緣材料層152為例進行說明。在另一實施例中，也可于形成可變電阻材料層154之后再形成絕緣材料層152。
[0074]然后，請同時參照圖1、圖2D與圖3D，對可變電阻材料層154與絕緣材料層152進行回蝕刻制作工藝，而分別于介層窗148兩側形成可變電阻層154a與絕緣層152a。可變電阻層154a與絕緣層152a可形成可變電阻結構156。當可變電阻結構156中具有絕緣層152a時，可使得可變電阻結構156具有二極管的效果，而能夠有效地阻擋漏電流(sneakcurrent)，進而防止誤動作產生。
[0075]接下來，形成填滿開口 150的導線材料層158。導線材料層158的材料例如是銅、鎢或鋁。導線材料層158的形成方法例如是電鍍法或物理氣相沉積法。
[0076]之后，請同時參照圖1、圖2E與圖3E，移除位于開口 150以外的導線材料層158，而形成導線158a。位于開口 150以外的導線材料層158的移除方法例如是化學機械研磨法。
[0077]在此實施例中，由于開口 150的底部高于介層窗148的底面，因此形成于開口 150中的導線158a的底面會高于位于其下方的介層窗144的頂面。如此一來，當介層窗148與介層窗144的對準發生偏差時(如，最左側的介層窗148與介層窗144)，由于導線158a的底面會高于位于其下方的介層窗144的頂面，因此可防止導線158a與介層窗144發生短路。在另一實施例中，當介層窗148與介層窗144可準確對準時，導線158a的底面高度也可等于位于其下方的介層窗144的頂面高度。
[0078]在此實施例中，導線158a的形狀是以條狀為例進行說明，但本發明并不以此為限。所屬技術領域具有通常知識者可依照設計需求而調整導線158a的形狀。請參照圖4，在另一實施例中，也可將第單數條的多條導線158a進行連接，且將第雙數條的多條導線158a進行連接，而使得導線158a的形狀為指狀。
[0079]此外，由介層窗148、位于介層窗148兩側的導線158a、以及于位于介層窗148與導線158a之間的可變電阻結構156可形成存儲單元160。
[0080]再者，請同時參照圖1、圖2F與圖3F，可重復進行形成介層窗144與存儲單元160的步驟，而由多個介層窗144與多個存儲單元160堆疊形成存儲單元串162。所屬技術領域具有通常知識者可依照產品設計需求來調整介層窗144與存儲單元160的形成步驟的重復次數。在此實施例中，是以形成三串存儲單元串162為例進行說明，但本發明并不以此為限。
[0081]通過上述制造方法已完成單一晶體管驅動N個電阻式存儲單元(ITransistordriving n Resistive memory cells，1T-NR)的電阻式隨機存取存儲器10。上述實施例的電阻式隨機存取存儲器10為可具有高密度排列的三維電阻式隨機存取存儲器。此外，由于上述制造方法不需進行深蝕刻制作工藝與深填孔制作工藝，因此可直接與先進邏輯制作工藝(如，互補式金屬氧化物半導體(CMOS)邏輯制作工藝)進行整合。另外，上述制造方法可通過將存儲單元串162之間的距離縮到最近，以減少繞線距離，進而將寄生電容值降到最低。另一方面，每一層的存儲單元16