分浸潤在研磨液中，源極與漏極之間的電勢差使使研磨液帶電，由于通孔中的鎢層上表面暴露在研磨液中，導致浸潤在研磨液中的鎢層與水產生電化學反應，鎢層上表面遭到電化學腐蝕。參照圖4，最終形成的底電極6上表面形成有凹坑6’ (參考虛線框區域)，凹坑導致后續形成的相變材料層與底電極之間為不完全接觸。這會增加相變存儲器信號傳遞中斷的風險，造成相變材料層不能被加熱而轉換其晶態或非晶態，導致相變存儲器靈敏度下降，不能正常讀寫數據，性能不佳。
[0053]對此，發明人曾嘗試使用酸性的研磨液來代替傳統工藝中的酸性溶液來研磨鎢層，但不能較大改善鎢層腐蝕的問題，也曾嘗試通過增大底電極的特征尺寸來避免鎢層遭到較厚厚度的腐蝕，但這會增加制造成本。因此，發明人經過創造性勞動，提出了一種新的相變存儲器的形成方法。使用該方法，在形成底電極材料之前，在第一層間介質層上、通孔側壁和底部預先形成一層隧穿絕緣層，這樣在化學機械研磨底電極材料時，該隧穿絕緣層可阻斷通孔中的底電極材料與互連層之間的電連接，由于不存在電勢差，研磨液與底電極材料之間不會發生電化學反應，進而避免在底電極表面形成凹坑。
[0054]為使本發明的上述目的、特征和優點能夠更為明顯易懂，下面結合附圖對本發明的具體實施例做詳細的說明。
[0055]參照圖5，提供半導體襯底10，在半導體襯底10上形成有有源器件(圖中未示出)、覆蓋半導體襯底10和有源器件的第一層間介質層11、位于第一層間介質層11中的互連層12，互連層12與有源器件電連接，其上表面露出。
[0056]在圖5中，互連層12為導電插塞，與半導體襯底10上的有源器件接觸電連接、或通過其他互連層部分與有源器件電連接。該導電插塞的形成方法包括:首先在第一層間介質層11中形成接觸孔，通孔與其下方的互連層或有源器件連通；接著，沉積導電材料如鎢、鋁或銅，導電材料填充滿接觸孔并覆蓋第一層間介質層11 ;之后，通過化學機械研磨或回刻蝕工藝，去除高出第一層間介質層11上表面的導電插塞材料，接觸孔中剩余的導電材料作為導電插塞。
[0057]在本實施例中，互連層12為導電插塞，僅為示例。作為示例，互連層12也可為與導電插塞電連接的互連金屬層。
[0058]在本實施例中，半導體襯底10可以為硅襯底，也可以是鍺、鍺硅、砷化鎵襯底或絕緣體上硅襯底。本領域的技術人員可以根據需要選擇襯底，因此襯底的類型不應限制本發明的保護范圍。本實施例中的半導體襯底10選擇硅襯底，因為在硅襯底上實施本技術方案要比在上述其他襯底上實施本技術方案的成本低。
[0059]參照圖6，在第一層間介質層11和互連層12上形成第二層間介質層13。第二層間介質層13的材料為氮化硅或氧化硅，或者第二層間介質層13包括疊置在一起的氮化硅層和氧化硅層，可使用化學氣相沉積工藝形成。
[0060]參照圖7，在第二層間介質層13中形成通孔14，通孔14連通互連層12，并露出部分互連層12。在第二層間介質層13中形成通孔14的方法包括:
[0061]在第二層間介質層13上形成圖形化的掩膜層，如圖形化的光刻膠層，圖形化的掩膜層定義通孔的位置；
[0062]以圖形化的掩膜層為掩模，刻蝕第二層間介質層13至互連層12露出，形成通孔14 ；
[0063]去除圖形化的掩膜層。
[0064]參照圖8，在第二層間介質層13上、通孔14側壁和底部形成隧穿絕緣層15，隧穿絕緣層15起到后續底電極與互連層12之間的絕緣作用。
[0065]在本實施例中，隧穿絕緣層15的材料為Ta2O5,具體使用化學氣相沉積或物理氣相沉積工藝形成。其中，化學氣相沉積工藝選擇低壓化學氣相沉積(Low Pressure ChemicalVapor Deposit1n, LPCVD)，在 LPCVD過程中利用 Ta (0C2H5) 5為原料。在該過程中 Ta (0C2H5) 5分解為Ta2O5和揮發性物質，其中Ta2O5沉積在第二層間介質層13上、通孔14側壁和底部，生成的揮發性物質被排出反應腔。在該LPCVD過程中，反應腔內的溫度范圍為369 °C?451°C，本實施例的溫度為410°C。
[0066]在本實施例中，物理氣相沉積工藝選擇濺射，例如離子化的金屬等離子體濺射。除此之外，還可采用射頻濺射和磁控濺射。相比于射頻濺射，離子化的金屬等離子體(1nedMental Plasma, IMP)濺射的沉積速率更高，尤其是能夠很好地覆蓋具有高深寬比的通孔14側壁以及通孔側壁與底部之間的間隙。在頂P過程中，本實施例在濺射形成Ta2O5的過程可以是:在濺射Ta的過程中，向反應腔內通入02，02與Ta反應生成Ta 205，在該過程中使用Ar作為濺射氣體，離子化的高能Ar離子激勵Ta靶濺射出Ta原子；還可以是:先濺射形成Ta層，接著對Ta層進行氧化處理以形成Ta205。在該離子化的金屬等離子體濺射過程提供直流電源，提供的功率范圍位于630W?770W之間，反應腔內的壓強范圍為4.5mTorr?
5.5mTorr,能夠獲得較佳的沉積速率。
[0067]在對相變存儲器進行寫入、讀取和擦除操作時，互連層12需要與后續通孔中的底電極導通，以向相變材料層通入電流，因此必須保證隧穿絕緣層15能夠被隧穿。參照圖9，圖9為Ta2O5發生隧道效應時，其厚度與隧穿電壓之間關系的曲線圖，其中Ta2O5的厚度在2nm附近時，所需隧穿電壓值較小；而Ta2O5的厚度大于4nm時所需隧穿電壓值較高，且隨厚度增加，所需隧穿電壓值增大。因此，本實施例的隧穿絕緣層15的厚度范圍為1.5nm?4nm。在向相變存儲器寫入“1”，在頂電極和底電極之間施加較高值的reset電壓，能夠使隧穿絕緣層15在較短時間內隧穿導電，以促使相變材料層在較短時間內被加熱至熔點以上；在擦除相變存儲器中存儲的高電平時，雖然提供的set電壓較低，但隧穿絕緣層15所需隧穿電壓也較低，set電壓能夠使隧穿絕緣層15隧穿導通，以實現將相變材料層存儲的高電平擦除。在讀取數據時，提供一較低讀取電流就可使隧穿絕緣層15隧穿導通。另外，當相變存儲器未通電時，隧穿絕緣層15起到良好的絕緣作用，以避免相變存儲器數據流失。因此，隧穿絕緣層15處于該上述厚度范圍內，能夠確保相變存儲器正常工作，且不會降低相變存儲器的靈敏性。
[0068]除Ta2O5外，隧穿絕緣層15還可選擇其他隧穿金屬氧化物，如T1 2或Al 203。對于傳統的隧穿S12，其介電常數較低，而且集成電路的高集成度要求隧穿絕緣層的厚度較薄，但使用現有半導體工藝很難得到非常薄的隧穿Si02。相比之下，隧穿金屬氧化物與現有的半導體工藝兼容性好，厚度較薄，且介電常數高。對隧穿絕緣層15的不同材料，可根據其隧穿電壓獲得其厚度范圍。但相比于T12SAl 203，Ta2O5的隧穿電壓更低，對應的相變存儲器的靈敏性更高。而且，Ta2O5與第二層間介質層13(參照圖8)之間具有良好的黏附性，不會輕易松動、剝離。
[0069]另外，參照圖10，圖10為對厚度為2nm的Ta2O5分別施加電壓值為+5V和-5V時，其電阻與溫度之間的關系，從圖中可知:一方面，隨溫度升高，Ta2O5的電阻也升高，但電阻的增幅較小；另一方面，在+5V和-5V下，Ta2O5的電阻基本不會有較大變化。由此可知，Ta2O5的熱導率(thermal conductivity)較低。在相變存儲器寫入和擦除數據時，與底電極接觸的相變材料層部分會被加熱，雖然寫入和擦除操作時施加電壓值不同，且相變材料層的溫度很高，但包圍底電極的Ta2O5基本不會大幅升溫，也就基本不會將相變材料層部分的熱量傳遞至互連層，避免相變材料層熱量散失而導致失效。
[0070]參照圖11，在隧穿絕緣層15上和通孔14(參照圖8)中形成底電極材料16，底電極材料16填充滿通孔14。在本實施例中，底電極材料16為鎢，可使用物理氣相沉積工藝形成。除鎢外，底電極材料16還可選擇其他材料，如TiN、TaN, TiC或TiCN。
[0071]參照圖12，使用化學機械研磨，去除高于第二層間介質層13的隧穿絕緣層和底電極材料部分，在通孔14(參照圖8)中剩余的底電極材料作為底電極17。
[0072]化學機械研磨過程可分為三個步驟:
[0073]第一步，研磨底電極材料至隧穿絕緣層15露出，此時底電極材料和隧穿絕緣