用于制造半導體器件的方法與流程

本發明實施例涉及半導體領域，更具體地涉及用于制造半導體器件的方法。

背景技術：

本發明涉及一種用于制造半導體器件的方法，并且更具體地涉及一種根據finFET的鰭高度來調整半導體器件的功耗的方法。

用于超大規模集成(ULSI)電路的主要半導體技術是平面型金屬氧化物半導體場效應晶體管(MOSFET)技術。為了節能，按比例縮小平面型晶體管的柵極長度和寬度。因為減小了平面型晶體管的柵極長度，所以平面型晶體管可面臨一種問題：柵極大致不能控制溝道的通/斷狀態。由于具有短溝道長度的晶體管導致柵極控制的降低的現象被稱為短溝道效應。此外，按比例縮小平面型晶體管的寬度還影響了晶體管的閾值電壓，其被稱為窄寬度效應。因此，發展鰭式場效應晶體管(finFET)以緩解上述問題，例如，窄溝道效應和短溝道效應。

技術實現要素：

本發明的實施例提供了一種用于在晶圓上制造半導體器件的方法，所述方法包括：圖案化所述晶圓上的多個鰭部；形成圍繞所述多個鰭部的淺溝槽隔離(STI)區；以及蝕刻所述淺溝槽隔離區以形成具有鰭高度的所述多個鰭部，從而使得所述半導體器件具有期望的功耗；其中，所述多個鰭部分別對應于所述半導體器件的多個finFET。

本發明的實施例還提供了一種用于在晶圓上制造finFET的方法，所述方法包括：圖案化所述晶圓上的鰭部；形成圍繞所述鰭部的淺溝槽隔離(STI)區；以及蝕刻所述淺溝槽隔離區以形成具有鰭高度的所述鰭部，從而使得所述finFET具有期望的功耗；其中，所述鰭高度是從所述淺溝槽隔離區的表面至所述鰭部的頂面的長度。

本發明的實施例還提供了一種用于調節半導體器件的功耗的方法，所述方法包括：圖案化所述晶圓上的多個鰭部；形成圍繞所述多個鰭部的淺溝槽隔離(STI)區；以及蝕刻所述淺溝槽隔離區以形成具有多個不同鰭高度的所述多個鰭部，以用于調節所述半導體器件的所述功耗；其中，所述多個鰭部對應于所述半導體器件的多個finFET。

附圖說明

當結合附圖進行閱讀時，根據下面詳細的描述可以更好地理解本發明的各方面。應該強調的是，根據工業中的標準實踐，沒有按比例繪制各種部件。實際上，為了清楚地討論，可以任意地增加或減小各種部件的尺寸。

圖1是示出了根據一些實施例的finFET的立體圖的示圖。

圖2是示出了根據一些實施例的在晶圓上制造半導體器件的方法的流程圖。

圖3是根據一些實施例的晶圓上的多個鰭部的截面圖。

圖4是根據一些實施例的晶圓上的多個鰭部和STI區的截面圖。

圖5是根據一些實施例的晶圓上的多個鰭部、STI區和掩模的截面圖。

圖6是根據一些實施例的晶圓上的多個暴露的鰭部的截面圖。

圖7是根據一些實施例的晶圓上的暴露的鰭部和多個柵極堆疊件的截面圖。

圖8是示出了根據一些實施例的用于在晶圓上制造半導體器件的方法的流程圖。

圖9是根據一些實施例的晶圓上的鰭部的截面圖。

圖10是根據一些實施例的晶圓上的鰭部和STI區的截面圖。

圖11是根據一些實施例的晶圓上鰭部、STI區和掩模的截面圖。

圖12是根據一些實施例的晶圓上的暴露的鰭部的截面圖。

圖13是根據一些實施例的晶圓上的暴露的鰭部和柵極堆疊件的截面圖。

圖14是示出了根據一些實施例的用于在晶圓上制造半導體器件的方法的流程圖。

圖15是根據一些實施例的晶圓上的多個鰭部的截面圖。

圖16是根據一些實施例的晶圓上的多個鰭部和多個STI區的截面圖。

圖17是根據一些實施例的晶圓上的多個鰭部、多個STI區和多個掩模的截面圖。

圖18是根據一些實施例的晶圓上的多個暴露的鰭部的截面圖。

圖19是根據一些實施例的晶圓上的多個暴露的鰭部和多個柵極堆疊件的截面圖。

具體實施方式

下列公開內容提供了用于實現所提供主題的不同特征的多種不同實施例或實例。以下將描述組件和布置的特定實例以簡化本發明。當然，這些僅是實例并且不旨在限制本發明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接觸的實施例，也可以包括其他部件可以形成在第一部件和第二部件之間使得第一部件和第二部件不直接接觸的實施例。另外，本發明可以在多個實例中重復參考符號和/或字符。這種重復用于簡化和清楚，并且其本身不表示所述多個實施例和/或配置之間的關系。

以下詳細地討論了實施例的制造和使用。然而，應該意識到，本發明提供了諸多能夠在多種特定環境中體現的可適用的發明構思。所討論的特定實施例僅說明了制造和使用本發明的特定方式，且不限于本發明的范圍。

此外，在此可使用諸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”、“左邊的”以及“右邊的”等的空間關系術語，以易于描述如圖中所示的一個元件或部件與另一元件或部件的關系。除圖中所示的方位之外，空間關系術語將包括使用或操作中的裝置的各種不同的方位。裝置可以以其他方式定位(旋轉90度或在其他方位)，并且通過在此使用的空間關系描述符進行相應地解釋。應該理解，當一個元件被稱為“連接至”或“耦合至”另一元件時，其可直接連接至或耦合至其他元件，或可存在中間元件。

在本發明中，提出一種實施finFET的功率調整的有效方式。功率調整適用于在半導體制造工藝期間不改變用于制造芯片的掩模組的情況下調整芯片的功耗和/或性能。在不改變finFET的溝道長度的情況下，通過全局或局部調節finFET的鰭高度來進行finFET的功率調整。當晶圓上的所有finFET的鰭高度按比例縮小了相同的量級時，該調節被稱為全局調節。當晶圓上的finFET的一部分的鰭高度按比例縮小了一定量級時，并且晶圓上的finFET的另一部分的鰭高度按比例縮小了另一種量級時，該調節被稱為局部調節。

圖1是示出了根據一些實施例的finFET 100的立體圖的示圖。finFET100包括鰭部102和柵極堆疊件104。形成圍繞鰭部102的下部的STI(淺溝槽隔離)區103，而從STI區103暴露出鰭部102的上部。柵極堆疊件104形成在頂面105的一部分、鰭部102的側壁106、107的一部分和STI區103的頂面108的一部分的上方。柵極堆疊件104可包括柵極電介質和柵電極。柵極電介質形成在頂面105的一部分、鰭部102的側壁106、107的一部分和STI區103的頂面108的一部分的上方。柵電極形成在柵極電介質上方，用以將電壓信號傳導至柵極電介質以使finFET 100導通。柵極電介質可以是一種或多種絕緣材料的組合。柵電極可以是一種或多種金屬的組合和/或半導體材料。柵極堆疊件104，或更具體地，柵極電介質，具有柵極長度Lg，其也被稱為溝道長度。鰭部102具有鰭寬度Fw。鰭高度Fh是從STI區103的頂面108至鰭部102的頂面105的長度。finFET 100的漏極區109和源極區110是鰭部102的從柵極堆疊件104的兩側延伸的部分。通過注入鰭部102輕摻雜漏極區109和源極區110。應該注意，finFET100只是用于討論本發明的發明部件的簡單說明。本領域的普通技術人員將會意識到，還包括其他功能層。

finFET 100的有效或總寬度是鰭寬度Fw和兩倍的鰭高度Fh的總長度，表示為下列等式(1)：

Wf＝Fw+2*Fh (1)

因此，通過改變鰭部102的鰭高度Fh同時保持鰭寬度Fw不變可調節finFET 100的有效寬度Wf。較高的鰭高度將導致finFET 100產生較高的電流密度。然而，較高的鰭高度還將導致較高的柵極電容，這樣導致finFET100的較高的功耗。在應用中，具有短鰭高度的由finFET實施的半導體器件用于超低耗(ULP)應用，然而具有高鰭高度的由finFET實施的半導體器件用于高性能或高功率應用。因此，在設計半導體器件方面，半導體器件中具有作為調整finFET的鰭高度的附加功率調諧旋鈕。半導體器件可以是單個芯片。

具體地，對于諸如數字電路的半導體器件而言，在操作期間有功功耗Pa是數字電路的功耗。有功功耗Pa與數字電路的凈電容(net capacitance)C、電源V和操作頻率f成正比，如下列關系(2)所示：

Pa∝CV²f (2)

操作頻率f可被認為是數字電路的速度。根據等式(2)，當凈電容C降低時，有功功耗Pa也降低。

此外，數字電路的操作頻率f與數字電路的驅動電流I成正比，并且操作頻率f與凈電容C和電源V成反比，如下列關系(3)所示：

當凈電容C降低時，操作頻率f增大。

凈電容C可被認為是finFET的柵極電容Cg和數字電路中的寄生負載電容Cp之和，如下列等式(4)所示：

C＝Cg+Cp (4)

finFET的柵極電容Cg與finFET的柵極長度Lg和有效寬度Wf成正比，如下列關系(5)所示：

Cg∝Wf*Lg*Cox (5)

Cox表示finFET的柵極的每單元面積的氧化物電容。根據等式(1)，有效寬度Wf與finFET的鰭部的鰭高度Fh成正比。因此，當finFET的鰭高度Fh減小時，有效寬度Wf也減小。然后，柵極電容Cg也降低。

此外，對于單個finFET而言，finFET的驅動電流Id與finFET的有效寬度Wf成正比，如下列關系(6)所示：

Id∝Wf (6)

當按比例縮小finFET的鰭高度Fh時，finFET的驅動電流Id和柵極電容Cg也按比例縮小相同的量級。

因此，對于數字電路而言，當降低了數字電路中的finFET的鰭高度Fh時，數字電路的有功功耗Pa也降低。然而，數字電路的操作頻率f可保持不變或可僅略微偏離。這是因為數字電路的操作頻率f與驅動電流I成正比且與關系(3)所示的凈電容C成反比。因此，當數字電路中的finFET的鰭高度Fh降低時，數字電路的有功功耗Pa也降低而數字電路的性能不一定受很大影響。

根據等式或關系(1)-(6)，當設計由finFET技術實施的具有特定功能或性能的半導體器件時，半導體器件能被制造成具有帶有任意期望的長度的finFET，以調整或設定半導體器件的功耗。例如，當在服務器或桌面中應用半導體器件時，半導體器件可被制造成具有高鰭部finFET以便具有高功耗。再例如，當在超低耗(ULP)或物聯網(IoT)應用中應用半導體器件時，半導體器件可被制造成具有短鰭部finFET以便具有低功耗。再例如，當在正常應用(例如，移動裝置)中應用半導體器件時，半導體器件可被制造成具有正常鰭部finFET以便具有正常功耗。因此，半導體器件中的finFET的鰭高度可用作有效旋鈕以調節半導體器件的功耗從而適應不同的應用。

圖2是示出了根據一些實施例的用于在晶圓上制造半導體器件的方法200的流程圖。半導體器件被設計有特定功能或操作頻率。方法200用于制造半導體器件，從而使得半導體具有符合應用的功率要求的期望的功耗。具體地，當諸如IC工廠的半導體制造商接收到半導體器件的設計布局時，半導體制造商可實施方法200以限定半導體器件中的期望的功耗。半導體器件的設計布局可被編譯進DGS(圖形數據系統)文件或GDSII文件中。方法200至少包括圖案化晶圓上的具有鰭寬度Fw的多個鰭部的操作202、形成STI區以圍繞多個鰭部的操作204、使用掩模在晶圓上開槽除了STI區以外的區域的操作206、蝕刻STI區以形成具有鰭高度的多個鰭部從而使得半導體器件具有期望的功耗的操作208、以及分別在多個鰭部上方形成具有固定柵極長度的多個柵極堆疊件的操作210。應該注意，方法200是為了說明目的的簡單方法。假設大致實現相同的結果，那么不必以準確的順序或連續地實施圖2所示的流程圖的操作，這樣可插入其他操作。

圖3至圖7是示出了根據一些實施例的制造半導體器件的階段的示意圖。具體地，圖3是根據一些實施例的晶圓302上的多個鰭部302a-302d的截面圖。圖4是根據一些實施例的晶圓302上的鰭部302a-302d和STI區402的截面圖。圖5是根據一些實施例的晶圓302上的鰭部302a-302d、STI區402和掩模502的截面圖。圖6是根據一些實施例的晶圓302上的暴露的鰭部302a-302d的截面圖。圖7是根據一些實施例的晶圓302上暴露的鰭部302a-302d和多個柵極堆疊件702a-702d的截面圖。

參照圖3和操作202，蝕刻晶圓302的襯底以形成多個溝槽，從而使得在晶圓302上形成鰭部302a-302d。在本實施例中，鰭部302a-302d代表晶圓302上的所有鰭部。

參照圖4和操作204，STI區402形成在溝槽中以圍繞且覆蓋鰭部302a-302d。STI區402可以是通過高密度等離子體化學汽相沉積工藝(HDP-CVD)形成的氧化物層。

參照圖5和操作206，形成掩模502以在晶圓302上開槽除了STI區402以外的區域。因此，STI區402未被掩模502掩蔽。

參照圖6和操作208，蝕刻STI區402以暴露鰭部302a-302d，直到鰭高度Fh達到特定長度。如先前所討論，特定長度取決于半導體器件的功耗。例如，當鰭高度Fh大于約45納米(nm)時，制造的半導體器件的功耗可被認為是高功耗。當鰭高度Fh在約30nm-45nm的范圍內時，功耗可被認為是正常功耗。當鰭高度Fh小于約30nm時，功耗可被認為是低功耗。應該注意，上述分類僅為實例且不限制本實施例。

再例如，根據等式(1)，當暴露的鰭部302a-302d中的每個鰭部的有效寬度Wf大于約95nm時，制造的半導體器件的功耗可被認為是高功耗。當鰭部302a-302d中的每個鰭部的有效寬度Wf在約75nm-95nm的范圍內時，功耗是正常功耗。當鰭部302a-302d中的每個鰭部的有效寬度Wf小于約75nm時，功耗為低功耗。

參照圖7和操作210，當獲得期望的鰭高度Fh時，具有固定柵極長度(即，Lg)的柵極堆疊件702a-702d分別形成在鰭部302a-302d上方。在操作210中，還去除在操作206中形成的掩模502。應該注意，操作202-210僅示出了在半導體器件中形成多個finFET的鰭部302a-302d。可應用其他操作形成半導體器件的剩余組件，并且為了簡明，此處省略詳細的描述。

當晶圓上的所有finFET被調整了相同的量級時，在半導體制造工藝期間不需要額外的掩模。這是因為晶圓上的鰭部的鰭高度取決于當設計為晶圓指定的掩模組時對STI區402所實施的蝕刻工藝的深度。因此，對于具有掩模組的半導體器件而言，半導體制造商可使用相同的掩模組制造或調整半導體器件以便通過調整晶圓上的鰭部的鰭高度分別實施不同的應用。

根據方法200，將晶圓302上的所有finFET調整為具有相同的鰭高度，從而使得半導體器件具有特定的功耗。因此，由方法200所實施的調整可被認為是半導體器件的finFET的全局調節。然而，這不是對于本發明的限制。該調節還可應用于調節晶圓上的部分finFET而不是所有finFET的鰭高度，用以調節晶圓上的半導體器件的部分finFET的功耗。圖8是示出了根據一些實施例的用于在晶圓上制造半導體器件的方法800的流程圖。具體地，當半導體制造商接收到半導體器件的設計布局時，應用方法800以調節半導體器件中的例如一個finFET的鰭高度，以便調節finFET的功耗。半導體器件的設計布局可被編譯進GDS文件或GDSII文件中。方法800至少包括圖案化晶圓上的具有鰭寬度Fw’的鰭部的操作802、形成STI區以圍繞該鰭部的操作804、使用掩模在晶圓上開槽除了STI區以外的區域的操作806、蝕刻STI區以形成具有鰭高度的鰭部從而使得相應的finFET具有期望的功耗的操作808、以及在鰭部上方形成具有固定柵極長度的柵極堆疊件的操作810。應該注意，方法800是為了說明目的的簡單方法。假設大致實現了相同的結果，那么不必以準確的順序或連續地實施圖8所示流程圖的操作，這樣使得可插入其他操作。

圖9至圖13是示出了根據一些實施例的制造半導體器件的階段的示意圖。具體地，圖9是根據一些實施例的晶圓902上的具有鰭寬度Fw’的鰭部904的截面圖。圖10是根據一些實施例的晶圓902上的鰭部904和STI區1002的截面圖。圖11是根據一些實施例的晶圓902上的鰭部904、STI區1002和掩模1102的截面圖。圖12是根據一些實施例的晶圓902上的暴露的鰭部904的截面圖。圖13是根據一些實施例的晶圓902上的暴露的鰭部904和柵極堆疊件1302的截面圖。

參照圖9和操作802，蝕刻晶圓902的襯底以在晶圓902上形成鰭部904。為了說明目的圖9至圖13中僅示出了一個鰭部。晶圓902上的鰭部904可被其他數量的鰭部而非所有鰭部代替。

參照圖10和操作804，形成圍繞且覆蓋鰭部904的STI區1002。STI區1002可以是通過高密度等離子體化學汽相沉積工藝(HDP-CVD)形成的氧化物層。

參照圖11和操作806，掩模1102用于在晶圓902上開槽除了STI區1002以外的區域。因此，STI區1002不被掩模1102掩蔽。

參照圖12和操作808，蝕刻STI區1002以暴露出鰭部904，直到鰭高度Fh’達到特定長度。如上述段落中給出的解釋，特定長度取決于finFET的功耗。

參照圖13和操作812，當獲得鰭高度Fh’時，具有固定的柵極長度(即，Lg’)的柵極堆疊件1302形成在鰭部904上方。在操作810中，去除在操作806中形成的掩模1102。應該注意，操作802-810僅示出了在半導體器件中形成鰭部904。可應用其他操作形成半導體器件的剩余組件，并且為了簡明，此處省略了詳細描述。

根據方法800，僅調整或調節晶圓902上的預定數量的finFET，從而使得這些finFET具有相同的鰭高度以及由此產生的特定功耗。因此，方法800實施的調節可被認為是局部調節晶圓902上的finFET。然而，這并不是對本發明的局部調節的限制。當半導體制造商接收到半導體器件的設計布局時，另一局部調節可以是調節晶圓上的多個finFET的多個鰭高度以使多個finFET具有多種功耗的情況。圖14是示出了根據一些實施例的用于在晶圓上制造半導體器件的方法1400的流程圖。半導體器件的設計布局可編譯進GDS文件或GDSII文件中。方法1400至少包括用于圖案化晶圓上的具有鰭寬度Fw”的多個鰭部的操作1402、用于形成分別圍繞多個鰭部的多個STI區的操作1404、用于使用一個或多個掩模在晶圓上開槽除了STI區以外的區域的操作1406、用于蝕刻多個STI區以形成具有多個鰭高度的鰭部從而使得多個finFET具有多種功耗的操作1408、以及用于在多個鰭部上方形成具有固定的柵極長度的多個柵極堆疊件的操作1410。應該注意，為了說明目的，方法1400是簡單的方法。假設大致實現了相同的結果，那么不需要以準確的順序或連續地實施圖14所示的流程圖的操作，這樣使得可插入其他操作。

圖15至圖18是示出了根據一些實施例的制造半導體器件的階段的示意圖。具體地，圖15是根據一些實施例的晶圓1502上的多個鰭部150a、150b和150c的截面圖。圖16是根據一些實施例的晶圓1502上的鰭部150a、150b和150c和多個STI區160a、160b和160c的截面圖。圖17是根據一些實施例的晶圓1502上的鰭部150a、150b和150c、STI區160a、160b和160c和多個掩模170a、170b、170c和170d的截面圖。圖18是根據一些實施例的晶圓1502上的暴露的鰭部150a、150b和150c的截面圖。圖19是根據一些實施例的晶圓1502上的暴露的鰭部150a、150b和150c和多個柵極堆疊件190a、190b和190c的截面圖。

參照圖15和操作1402，蝕刻晶圓1502的襯底以在晶圓1502上形成鰭部150a、150b和150c。

參照圖16和操作1404，STI區160a、160b和160c被設置成分別圍繞且覆蓋鰭部150a、150b和150c。STI區160a、160b和160c可以是通過高密度等離子體化學汽相沉積工藝(HDP-CVD)形成的氧化物層。

參照圖17和操作1406，掩模170a、170b、170c和170d用于在晶圓1502上開槽除了STI區160a、160b和160c以外的區域。

參照圖18和操作1408，蝕刻STI區160a、160b和160c以暴露出鰭部150a、150b和150c，從而使得鰭部150a、150b和150c分別具有多個鰭高度Fh1”、Fh2”和Fh3”。鰭高度Fh1”、Fh2”和Fh3”可以具有不同的長度，該長度取決于制造的finFET所需的功耗，如上述段落中給出的解釋。應該注意，在操作1408中可通過不同的蝕刻工藝形成鰭部150a、150b和150c。例如，可首先通過蝕刻相應的STI區(例如，160a)形成鰭部150a、150b和150c中的最短鰭部，以及最后可通過蝕刻相應的STI區(例如，160c)可形成最長的鰭部。

參照圖19和操作1410，當獲得鰭高度Fh1”、Fh2”和Fh3”時，在鰭部150a、150b和150c上方分別形成具有固定的柵極長度的柵極堆疊件190a、190b和190c。在操作1410中，去除在操作1406中形成的掩模170a、170b、170c和170d。應該注意，操作1402-1410僅示出了在半導體器件中形成鰭部150a、150b和150c。可應用其他操作形成半導體器件的剩余組件，并且為了簡明省略詳細的描述。

根據方法1400，在性能未有急劇退化的情況下，相同芯片上的多個鰭高度可為相同芯片的高性能和低功率電路提供最佳解決方案。

簡明地說，根據本發明，根據期望的功耗，通過調節相應的鰭部的鰭高度能夠調整晶圓上的部分finFET或晶圓上的全部finFET。當將晶圓上的全部finFET調整了相同量級時，半導體器件的finFET被全局調節并且在半導體制造工藝期間不需要額外的掩模。當晶圓上的部分finFET被調整為不同的鰭高度時，半導體器件的finFET被局部調節。因此，通過應用本發明，可根據應用的要求優化半導體器件的功耗。

在本發明的一些實施例中，公開了一種用于在晶圓上制造半導體器件的方法。該方法包括：圖案化晶圓上的多個鰭部；形成圍繞多個鰭部的STI區；以及蝕刻STI區以形成具有鰭高度的多個鰭部從而使得半導體器件具有期望的功耗。多個鰭部分別對應于半導體器件的多個finFET。

在本發明的一些實施例中，公開了一種用于在晶圓上制造finFET的方法。該方法包括：圖案化晶圓上的鰭部；形成圍繞器件的STI區；以及蝕刻STI區以形成具有鰭高度的鰭部從而使得finFET具有期望的功耗。鰭高度是從STI區的表面至鰭部的頂面的長度。

在本發明的一些實施例中，公開了一種用于調節半導體器件的功耗的方法。該方法包括：圖案化晶圓上的多個鰭部；形成圍繞多個鰭部的STI區；以及蝕刻STI區以形成具有用于調節半導體器件的功耗的多個不同鰭高度的多個鰭部。多個鰭部分別對應于半導體器件的多個finFET。

本發明的實施例提供了一種用于在晶圓上制造半導體器件的方法，所述方法包括：圖案化所述晶圓上的多個鰭部；形成圍繞所述多個鰭部的淺溝槽隔離(STI)區；以及蝕刻所述淺溝槽隔離區以形成具有鰭高度的所述多個鰭部，從而使得所述半導體器件具有期望的功耗；其中，所述多個鰭部分別對應于所述半導體器件的多個finFET。

根據本發明的一個實施例，其中，所述半導體器件的所述期望的功耗與所述鰭高度成正比。

根據本發明的一個實施例，方法還包括：在所述多個鰭部上方分別形成具有固定的柵極長度的多個柵極堆疊件。

根據本發明的一個實施例，其中，當所述鰭高度大于45nm時，所述期望的功耗是第一功耗；當所述鰭高度在30nm至45nm的范圍內時，所述期望的功耗是第二功耗；以及當所述鰭高度小于30nm時，所述期望的功耗是第三功耗，所述第一功耗大于所述第二功耗，并且所述第二功耗大于所述第三功耗。

根據本發明的一個實施例，其中，圖案化所述晶圓上的所述多個鰭部還包括：形成所述多個鰭部以具有鰭寬度；其中，所述多個鰭部中的每一個鰭部的有效寬度是所述鰭寬度和兩倍的所述鰭高度的總長度，并且當所述多個鰭部中的每一個鰭部的所述有效寬度大于95nm時，所述期望的功耗是第一功耗；當所述多個鰭部中的每一個鰭部的所述有效寬度在75nm至95nm的范圍內時，所述期望的功耗是第二功耗；以及當所述多個鰭部中的每一個鰭部的所述有效寬度小于75nm時，所述期望的功耗是第三功耗，所述第一功耗大于所述第二功耗，并且所述第二功耗大于所述第三功耗。

根據本發明的一個實施例，其中，蝕刻所述淺溝槽隔離區以形成具有所述鰭高度的所述多個鰭部從而使得所述半導體器件具有所述期望的功耗包括：使用掩模在所述晶圓上開槽除了所述淺溝槽隔離區以外的區域；以及蝕刻所述淺溝槽隔離區以暴露具有所述鰭高度的所述多個鰭部以使得所述半導體器件具有特定的功耗。

本發明的實施例還提供了一種用于在晶圓上制造finFET的方法，所述方法包括：圖案化所述晶圓上的鰭部；形成圍繞所述鰭部的淺溝槽隔離(STI)區；以及蝕刻所述淺溝槽隔離區以形成具有鰭高度的所述鰭部，從而使得所述finFET具有期望的功耗；其中，所述鰭高度是從所述淺溝槽隔離區的表面至所述鰭部的頂面的長度。

根據本發明的一個實施例，其中，所述finFET的所述期望的功耗與所述鰭高度成正比。

根據本發明的一個實施例，方法還包括：在所述鰭部上方形成具有固定的柵極長度的柵極堆疊件。

根據本發明的一個實施例，其中，當所述鰭部的所述鰭高度大于45nm時，所述期望的功耗是第一功耗；當所述鰭部的所述鰭高度在30nm至45nm的范圍內時，所述期望的功耗是第二功耗；以及當所述鰭部的所述鰭高度小于30nm時，所述期望的功耗是第三功耗，所述第一功耗大于所述第二功耗，并且所述第二功耗大于所述第三功耗。

根據本發明的一個實施例，其中，圖案化所述晶圓上的所述鰭部還包括：形成所述鰭部以具有鰭寬度；其中，所述鰭部的有效寬度是所述鰭寬度和兩倍的所述鰭高度的總長度；并且當所述鰭部的所述有效寬度大于95nm時，所述期望的功耗是第一功耗；當所述鰭部的所述有效寬度在75nm至95nm的范圍內時，所述期望的功耗是第二功耗；以及當所述鰭部的所述有效寬度小于75nm時，所述期望的功耗是第三功耗，所述第一功耗大于所述第二功耗，并且所述第二功耗大于所述第三功耗。

根據本發明的一個實施例，其中，蝕刻所述淺溝槽隔離區以形成具有所述鰭高度的所述鰭部從而使得所述finFET具有所述期望的功耗包括：使用掩模在所述晶圓上開槽除了所述淺溝槽隔離區以外的區域；以及蝕刻所述淺溝槽隔離區以暴露具有所述鰭高度的所述鰭部以使得所述finFET具有所述期望的功耗。

本發明的實施例還提供了一種用于調節半導體器件的功耗的方法，所述方法包括：圖案化所述晶圓上的多個鰭部；形成圍繞所述多個鰭部的淺溝槽隔離(STI)區；以及蝕刻所述淺溝槽隔離區以形成具有多個不同鰭高度的所述多個鰭部，以用于調節所述半導體器件的所述功耗；其中，所述多個鰭部對應于所述半導體器件的多個finFET。

根據本發明的一個實施例，方法還包括：在所述多個鰭部上方分別形成具有固定的柵極長度的多個柵極堆疊件。

根據本發明的一個實施例，其中，第一鰭高度大于45nm，第二鰭高度在30nm至45nm的范圍內，并且第三鰭高度小于30nm。

根據本發明的一個實施例，其中，蝕刻所述淺溝槽隔離區以形成具有所述多個不同鰭高度的所述多個鰭部以用于調節所述半導體器件的所述功耗包括：對于所述多個鰭部中的第一鰭部而言：蝕刻所述淺溝槽隔離區以形成具有第一鰭高度的所述第一鰭部，從而使得對應于所述第一鰭部的第一finFET具有第一功耗；對于所述多個鰭部中的第二鰭部而言：蝕刻所述淺溝槽隔離區以形成具有第二鰭高度的所述第二鰭部，從而使得對應于所述第二鰭部的第二finFET具有第二功耗；其中，所述第一鰭高度大于所述第二鰭高度，并且所述第一功耗大于所述第二功耗。

根據本發明的一個實施例，其中，蝕刻所述淺溝槽隔離區以形成具有所述多個不同鰭高度的所述多個鰭部以用于調節所述半導體器件的所述功耗還包括：對于所述多個鰭部中的第三鰭部而言：蝕刻所述淺溝槽隔離區以形成具有第三鰭高度的所述第三鰭部，從而使得對應于所述第三鰭部的第三finFET具有第三功耗；其中，所述第二功耗大于所述第三功耗。

根據本發明的一個實施例，其中，圖案化所述晶圓上的所述多個鰭部還包括：形成具有鰭寬度的所述多個鰭部，并且所述多個鰭部中的鰭部的有效寬度是所述鰭寬度和兩倍的相應的鰭高度的總長度；對于所述多個鰭部中的第一鰭部而言：蝕刻所述淺溝槽隔離區以形成具有第一有效寬度的所述第一鰭部，從而使得對應于所述第一鰭部的第一finFET具有第一功耗；以及對于所述多個鰭部中的第二鰭部而言：蝕刻所述淺溝槽隔離區以形成具有第二有效寬度的所述第二鰭部，從而使得對應于所述第二鰭部的第二finFET具有第二功耗；其中，所述第一有效寬度大于所述第二有效寬度，并且所述第一功耗大于所述第二功耗。

根據本發明的一個實施例，方法還包括：對于所述多個鰭部中的第三鰭部而言：蝕刻所述淺溝槽隔離區以形成具有第三有效寬度的所述第三鰭部，從而使得對應于所述第三鰭部的第三finFET具有第三功耗；其中，所述第二功耗大于所述第三功耗。

根據本發明的一個實施例，其中，所述第一有效寬度大于95nm，所述第二有效寬度在75nm至95nm的范圍內，以及所述第三有效寬度小于75nm。

上面論述了若干實施例的部件，使得本領域的技術人員可以更好地理解本發明的各個方面。本領域的技術人員應該理解，可以很容易地使用本發明作為基礎來設計或更改其他用于達到與這里所介紹實施例相同的目的和/或實現相同優點的工藝和結構。本領域的技術人員也應該意識到，這種等效構造并不背離本發明的精神和范圍，并且在不背離本發明的精神和范圍的情況下，可以進行多種變化、更換以及改變。