半導體器件的制造方法和半導體器件的制作方法

半導體器件的制造方法和半導體器件的制作方法
【專利摘要】本發明涉及半導體器件的制造方法和半導體器件。改進了使用氮化物半導體的半導體器件的特性。通過蝕刻形成在襯底上方的溝道層、勢壘層和絕緣膜，形成貫穿絕緣膜和勢壘層并且到達溝道層內部的溝槽。然后，通過使用外延生長法，在溝槽的底表面和側表面上方形成外延再生長層。通過以這種方式形成外延再生長層，可以減小由于溝槽的底表面和側表面的蝕刻等而導致的晶體表面的粗糙度(不均勻度)。在外延再生長層和柵絕緣膜之間的界面中形成溝道，使得載流子的遷移率提高并且元件的導通電阻減小。
【專利說明】半導體器件的制造方法和半導體器件
[0001]相關申請的交叉引用
[0002]于2015年2月10日提交的日本專利申請N0.2015-024395的公開的全部內容，包括說明書、附圖和摘要，通過引用方式并入本文中。
技術領域
[0003]本發明涉及半導體器件的制造方法和半導體器件。例如，本發明可優選地被用于使用氮化物半導體的半導體器件。
【背景技術】
[0004]近年來，使用帶隙大于Si的帶隙的II1-V族化合物的半導體器件正備受矚目。其中，正在開發作為使用氮化鎵的功率MISFET(金屬絕緣體半導體場效應晶體管)并且可執行常關操作的半導體器件。
[0005]例如，日本未經審查的專利申請公開N0.2011-82415公開了一種基于III族氮化物的場效應晶體管，該場效應晶體管包括形成在凹陷區域上方的氮化物半導體膜、形成在凹陷區域的內壁表面等上的絕緣膜和形成在絕緣膜上方的柵電極。
[0006]另外，日本未經審查的專利申請公開N0.2008-153330公開了一種氮化物半導體高電子迀移率晶體管，該晶體管包括被沉積于凹陷部分的內壁表面的1-GaN選擇性再生長層和通過1-GaN選擇性再生長層埋入凹陷部分中的柵電極。
[0007]另外，2014年 7 月的 IEEE ELECTRON DEVICE LETTERS VOL.35，N0.7 公開了一種MIS-HEMT，在該MIS-HEMT中，在凹陷上方生長Al2O3層之前形成2nm的AlN層。

【發明內容】

[0008]發明人致力于研究和開發使用如上所述的氮化物半導體的半導體器件并且深入研究了常關型半導體器件的特性改進。在研究的過程中，發現使用氮化物半導體的半導體器件的特性有進一步改進的空間。
[0009]根據對本說明書的描述和附圖，其它目的和新特征將變得清楚。
[0010]下面簡要說明了本申請中公開的實施例之中的典型實施例的概況。
[0011]本申請中公開的實施例中描述的一種半導體器件的制造方法包括通過使用外延生長法在貫穿絕緣膜和第二氮化物半導體層并且到達第一氮化物半導體層的內部的溝槽的側表面和底表面上方形成第三氮化物半導體層的過程。
[0012]本申請中公開的實施例中描述的一種半導體器件包括在貫穿絕緣膜和第二氮化物半導體層并且到達第一氮化物半導體層的內部的溝槽的側表面和底表面上方形成的第三氮化物半導體層。第三氮化物半導體層是外延生長層。
[0013]根據本申請中公開并且在以下描述的典型實施例中描述的半導體器件的制造方法，可以制造具有優異特性的半導體器件。
[0014]根據本申請中公開并且在以下描述的典型實施例中描述的半導體器件，可以改進半導體器件的特性。
【附圖說明】
[0015]圖1是示出第一實施例的半導體器件的構造的剖視圖。
[0016]圖2是示出第一實施例的半導體器件的溝槽部分附近的部分的構造的剖視圖。
[0017]圖3是示出第一實施例的半導體器件的構造的平面圖。
[0018]圖4是示出第一實施例的半導體器件的構造的平面圖。
[0019]圖5是示出第一實施例的半導體器件的制造過程的剖視圖。
[0020]圖6是示出第一實施例的半導體器件的制造過程的剖視圖并且是示出圖5中的剖視圖之后的制造過程的剖視圖。
[0021]圖7是示出第一實施例的半導體器件的制造過程的剖視圖并且是示出圖6中的剖視圖之后的制造過程的剖視圖。
[0022]圖8是示出第一實施例的半導體器件的制造過程的剖視圖并且是示出圖7中的剖視圖之后的制造過程的剖視圖。
[0023]圖9是示出第一實施例的半導體器件的制造過程的剖視圖并且是示出圖8中的剖視圖之后的制造過程的剖視圖。
[0024]圖10是示出第一實施例的半導體器件的制造過程的剖視圖并且是示出圖9中的剖視圖之后的制造過程的剖視圖。
[0025]圖11是示出第一實施例的半導體器件的制造過程的剖視圖并且是示出圖10中的剖視圖之后的制造過程的剖視圖。
[0026]圖12是示出第一實施例的半導體器件的制造過程的剖視圖并且是示出圖11中的剖視圖之后的制造過程的剖視圖。
[0027]圖13是示出第一實施例的半導體器件的制造過程的剖視圖并且是示出圖12中的剖視圖之后的制造過程的剖視圖。
[0028]圖14是示出第一實施例的半導體器件的制造過程的剖視圖并且是示出圖13中的剖視圖之后的制造過程的剖視圖。
[0029]圖15是示出第一實施例的半導體器件的制造過程的剖視圖并且是示出圖14中的剖視圖之后的制造過程的剖視圖。
[0030]圖16是示出第一實施例的半導體器件的制造過程的剖視圖并且是示出圖15中的剖視圖之后的制造過程的剖視圖。
[0031]圖17A和圖17B是示出第一實施例的半導體器件和比較例的半導體器件的溝槽部分附近的部分的構造的剖視圖。
[0032]圖18是示出第一實施例的應用示例的半導體器件的構造的剖視圖。
[0033]圖19是示出第二實施例的半導體器件的構造的剖視圖。
[0034]圖20是示出第二實施例的半導體器件的溝槽部分附近的部分的構造的剖視圖。
[0035]圖21是示出第二實施例的半導體器件的制造過程的剖視圖。
[0036]圖22是示出第三實施例的半導體器件的構造的剖視圖。
[0037]圖23是示出第三實施例的半導體器件的溝槽部分附近的部分的構造的剖視圖。
[0038]圖24是示出第三實施例的半導體器件的制造過程的剖視圖。
[0039]圖25是示出第三實施例的半導體器件的制造過程的剖視圖并且是示出圖24中的剖視圖之后的制造過程的剖視圖。
[0040]圖26是示出第三實施例的半導體器件的制造過程的剖視圖并且是示出圖25中的剖視圖之后的制造過程的剖視圖。
[0041]圖27是示出第三實施例的半導體器件的制造過程的剖視圖并且是示出圖26中的剖視圖之后的制造過程的剖視圖。
[0042]圖28是示出第三實施例的半導體器件的制造過程的剖視圖并且是示出圖27中的剖視圖之后的制造過程的剖視圖。
[0043]圖29是示出第三實施例的半導體器件的制造過程的剖視圖并且是示出圖28中的剖視圖之后的制造過程的剖視圖。
[0044]圖30是示出第三實施例的半導體器件的制造過程的剖視圖并且是示出圖29中的剖視圖之后的制造過程的剖視圖。
[0045]圖31是示出第三實施例的半導體器件的制造過程的剖視圖并且是示出圖30中的剖視圖之后的制造過程的剖視圖。
[0046]圖32是示出第四實施例的半導體器件的構造的第一示例的剖視圖。
[0047]圖33是示出第四實施例的半導體器件的構造的第二示例的剖視圖。
[0048]圖34是示出第四實施例的半導體器件的構造的第三示例的剖視圖。
【具體實施方式】
[0049]將說明下面的實施例，為了方便起見，如有必要，將這些實施例劃分成多個部分或實施例。除了特別明確地表示的情況之外，這些實施例并非是相互無關的，并且一個實施例具有是一些其它實施例或全部其它實施例的修改形式、應用形式、具體說明和補充說明的關系。在下面的實施例中，當涉及要素的數量等(包括數目、數值、量、范圍等)時，除了它們被特別明確指明和它們理論上明確限于特定數量的情況之外，它們可不受限于具體數量，而是可大于或小于該具體數量。
[0050]此外，在下面的實施例中，要素(包括要素步驟等)不必是不可缺少的，除了特別明確指明以及被認為從理論角度來看明確不可缺少的情況等之外。類似地，在下面的實施例中，除了特別明確指明以及被認為從理論觀點來看明確不正確的情況之外，當涉及要素等的形狀、位置關系等時，應當包括基本上與形狀類似或近似的東西。這個陳述還應用于要素的數量等(包括數目、數值、量、范圍等)。
[0051]下文中，將參照附圖詳細描述實施例。在說明實施例的所有附圖中，相同的符號或相關的符號附于具有相同功能的部件，省略對其的重復說明。當存在多個類似部件(區域)時，可通過在一般符號中添加符號來代表個體或特定區域。在下述的實施例中，原理上，除非另外需要，將不再重復地描述相同或類似的組件。
[0052]在實施例中使用的附圖中，甚至在剖視圖中省略陰影線，以便使附圖容易看到。
[0053]在剖視圖和平面圖中，各區域的大小沒有對應于實際器件中的大小，可按相對大的大小示出特定區域，以使附圖容易理解。當剖視圖和平面圖彼此對應時，可按相對大的大小示出特定區域，以使附圖容易理解。
[0054]第一實施例
[0055]下文中，將參照附圖詳細描述本實施例的半導體器件。
[0056]結構描述
[0057]圖1是示出本實施例的半導體器件的構造的剖視圖。圖2是示出本實施例的半導體器件的溝槽部分附近的部分的構造的剖視圖。圖3和圖4是示出本實施例的半導體器件的構造的平面圖。圖1的剖視圖對應于例如圖3中的X方向上的剖視圖。
[0058]本實施例的半導體器件(半導體元件，元件)是使用氮化物半導體的MIS(金屬絕緣體半導體)型場效應晶體管(FET)。該半導體器件也被稱為高電子迀移率晶體管(HEMT)或功率晶體管。本實施例的半導體器件是所謂的凹陷柵型半導體器件。
[0059]在本實施例的半導體器件中，如圖1中所示，溝道層CH和勢皇層BA依次形成在襯底S上方。絕緣膜IF形成在勢皇層BA上方。其中形成晶體管的有源區AC被元件隔離區ISO分隔開(參見圖4)。
[0060]柵電極GE通過柵絕緣膜GI形成在溝槽T內，溝槽T貫穿絕緣膜IF和勢皇層BA并且到達溝道層CH內部。溝道層CH和勢皇層BA由氮化物半導體形成。勢皇層BA是其電子親和能小于溝道層CH的電子親和能的氮化物半導體。換句話講，勢皇層BA是帶隙大于溝道層CH的帶隙的氮化物半導體。
[0061]在溝道層CH在溝道層CH和勢皇層BA之間的界面附近的部分中，產生二維電子氣2DEG。
[0062]通過下述的機制產生二維電子氣2DEG。形成溝道層CH和勢皇層BA的氮化物半導體(這里，氮化鎵基半導體)分別具有相互不同的帶隙(禁帶寬度)和相互不同的電子親和能。因此，在這些半導體之間的結合表面上產生三角形勢阱。電子被累積在三角形勢阱中，使得在溝道層CH和勢皇層BA之間的界面附近產生二維電子氣2DEG。
[0063]這里，在溝道層CH和勢皇層BA之間的界面附近形成的二維電子氣2DEG被其中形成有柵電極GE的溝槽T劃分。因此，在本實施例的半導體器件中，當不向柵電極GE施加閾值電壓時，可以保持截止狀態，當向柵電極GE施加閾值電壓時，在溝槽T的底表面附近形成溝道并且可以保持導通狀態。以這種方式，可以執行常關操作。
[0064]這里，在本實施例中，外延再生長層EP形成在溝槽T的底表面(底部部分)和側表面(側部分)上。外延再生長層EP由通過外延生長法形成的氮化物半導體形成。
[0065]外延再生長層EP以這種方式設置在溝槽T的底表面和側表面上，使得溝槽T的底表面和側表面的晶體表面的粗糙度(不均勻度)減小并且可以改進柵絕緣膜GI和外延再生長層EP之間的界面的平坦度。因此，可以抑制移動通過形成在溝槽T的底表面和側表面上的溝道的載流子(這里指電子)的迀移率的惡化。
[0066]另外，除了溝道層CH之外，還形成外延再生長層EP，使得如隨后描述的，可以減小陷阱的影響并且改進半導體器件的特性。
[0067]將進一步詳細地描述本實施例的半導體器件的構造。如圖1中所示，在本實施例的半導體器件中，由氮化物半導體形成的溝道層CH形成在襯底S上方并且由氮化物半導體形成的勢皇層BA形成在溝道層CH上方。在襯底S和溝道層CH之間，可從襯底S起依次設置成核層、應變弛豫層、緩沖層等。這些層由氮化物半導體形成。為了產生當生長諸如應變弛豫層的形成在成核層上面的層時使用的晶核，形成成核層。另外，形成成核層，以防止上面形成的層的構成元素(例如，Ga等)從上面形成的層擴散到襯底S中并且防止襯底S的質量變化。形成應變弛豫層，以減小施加到襯底S的應變力來防止襯底S中出現卷曲和破裂。形成緩沖層，提高閾值電壓。具體地講，當緩沖層設置在溝道層CH下方時，在緩沖層的在溝道層CH和緩沖層之間的界面附近的部分中，產生極化電荷(負固定電荷)，導帶因極化電荷而升高。由此，可以將閾值電壓提高至正側并且改進常關可操作性。
[0068]柵電極GE貫穿絕緣膜IF和勢皇層BA并且通過外延再生長層EP和柵絕緣膜GI形成在溝槽(也稱為凹陷)T內，溝槽T通過挖掘溝道層CH的一部分而形成。
[0069]具體地講，絕緣膜IF在開口區(OA)中具有開口部分(參見圖7)。對應于開口部分形成溝槽Τ。從溝槽T的底表面暴露溝道層CH。另外，從溝槽T的側表面的下部部分暴露溝道層CH，從溝槽T的側表面的上部部分暴露勢皇層BA。
[0070]外延再生長層EP(也被簡稱為外延生長層)形成在溝槽T的底表面和側表面上。
[0071]另外，柵絕緣膜GI形成在凹槽T的內部和絕緣膜IF的上方。換句話講，在形成溝槽T的區域中，柵絕緣膜GI形成在外延再生長層EP的上方，并且在其中沒有形成溝槽T的區域中，柵絕緣膜GI形成在絕緣膜IF上方。
[0072]柵電極GE形成在柵絕緣膜GI上方。從上面看的柵電極GE的形狀(下文中被稱為平面形狀)是例如矩形形狀(參見圖3)。這里，柵絕緣膜GI和柵電極GE具有相同的平面形狀。
[0073]柵電極GE具有在一個方向上(在圖1中，朝向右邊，朝向漏電極DE)突出的形狀。突出部分被稱為場板電極。場板電極是柵電極GE的從溝槽T面對漏電極DE的端部朝向漏電極DE延伸的部分區域。
[0074]另外，柵電極GE從溝槽T面對源電極SE的端部朝向源電極SE延伸。絕緣膜IF布置在柵電極朝向漏電極DE或源電極SE突出(延伸)的部分下方。
[0075]源電極SE和漏電極DE在柵電極GE的兩側處形成在勢皇層BA上方。勢皇層BA和源電極SE通過歐姆層彼此歐姆耦合。另外，勢皇層BA和漏電極DE通過歐姆層彼此歐姆耦合。源電極SE包括位于層間絕緣膜ILl中形成的接觸孔ClS中的耦合部分和耦合部分上方的布線部分。漏電極DE包括位于層間絕緣膜ILl中形成的接觸孔ClD中的耦合部分和耦合部分上方的布線部分。源電極SE和漏電極DE被保護絕緣膜PRO覆蓋。源電極SE和漏電極DE的平面形狀是例如矩形形狀(參見圖3和圖4)。
[0076]盡管柵電極GE、源電極SE和漏電極DE的布局不受限制，但這些電極是例如如圖4中所示布置的。柵電極GE、源電極SE和漏電極DE布置在具有長邊在X方向上的矩形形狀的有源區AC上方。有源區AC被元件隔離區ISO包圍和分隔。
[0077]如上所述，源電極SE和漏電極DE具有長邊在Y方向上的矩形形狀。源電極SE和漏電極DE交替布置在X方向上。柵電極GE布置在源電極SE和漏電極DE之間。例如，多個柵電極GE的一個端部(圖4中的上側)耦合到在X方向上延伸的柵極線GL。另外，多個柵電極GE的一個端部(圖4中的下側)耦合到在X方向上延伸的柵極線GL。可省略這兩條柵極線GL中的任一個，源電極SE和漏電極DE的總體形狀可以是梳齒形狀。多個源電極SE通過栓塞PG耦合到在X方向上延伸的源極線SL。多個漏電極DE通過栓塞(耦合部分)PG耦合到在X方向上延伸的漏極線DL。在圖1中，省略了比層間絕緣膜ILl高的層，例如，栓塞PG、源極線SL和漏極線DL。
[0078]對制造方法的描述
[0079]接下來，將描述本實施例的半導體器件的制造方法并且將參照圖5至圖17進一步闡明半導體器件的構造。圖5至圖17是示出本實施例的半導體器件的制造過程的剖視圖。
[0080]如圖5中所示，溝道層CH形成在襯底S上方。使用由電阻率是IΩ.cm并且暴露其表面(111)的硅(Si)形成的半導體襯底作為襯底S，并且在襯底S上方，通過使用金屬有機化學氣相沉積(MOCVD)法或類似方法異質外延生長氮化鎵(GaN)層作為溝道層CH。金屬有機化學氣相沉積法也被稱為MOVPE (金屬有機氣相外延)法。溝道層CH的膜厚度是例如大約50nm。
[0081]除了由上述硅形成的襯底之外，還可以使用由SiC、藍寶石等形成的襯底作為襯底
S。另外，還可以使用氮化物半導體的體襯底(例如，GaN的體襯底)。在襯底S和溝道層CH之間，可以從襯底S起依次設置成核層、應變弛豫層和緩沖層。例如，使用氮化鋁(AlN)層作為成核層，使用氮化鎵(GaN)層和氮化鋁(AlN)層的層疊膜(AlN/GaN膜)重復堆疊而成的超晶格結構作為應變弛豫層，使用AlGaN層等作為緩沖層。可通過使用金屬有機化學氣相沉積法等來形成這些層。
[0082]隨后，在溝道層CH上方，通過使用金屬有機化學氣相沉積法等，異質外延生長例如AlGaN(AlxGa(1—x)N層)作為勢皇層BA13AlGaN層的膜厚度是例如大約ISnmt3Al組分占例如大約20%。
[0083]以這種方式，形成溝道層CH和勢皇層BA的層疊體。層疊體通過上述的異質外延生長形成，即，這些層在晶軸(C軸)方向上層疊的III族表面生長。換句話講，通過(OOOl)Ga表面生長形成上述層疊體。在層疊體中，在溝道層CH和勢皇層BA之間的界面附近產生二維電子氣2DEG。
[0084]隨后，絕緣膜IF作為覆蓋膜形成在勢皇層BA上方。例如，通過使用CVD(化學氣相沉積)法等，在勢皇層BA上方沉積氮化硅膜(SiN膜)作為絕緣膜IF。絕緣膜IF的膜厚度是例如大約I OOnm。
[0085]隨后，如圖6中所示，通過使用光刻技術，在絕緣膜IF上方形成敞開元件隔離區的光致抗蝕劑膜PR1。隨后，使用光致抗蝕劑膜PRl作為掩膜，注入硼(B)或氮(N)。硼(B)或氮(N)穿過絕緣膜IF注入溝道層CH和勢皇層BA中。諸如硼(B)或氮(N)的離子物質以這種方式注入溝道層CH和勢皇層BA中，使得晶體狀態變化并且晶體電阻增大。以這種方式形成元件隔離區ISO。此后，去除光致抗蝕劑膜PR1。被元件隔離區ISO包圍的區域變成有源區AC(參見圖4)。
[0086]隨后，如圖7中所示，通過使用光刻技術，在絕緣膜IF上方形成在開口區OA中具有開口部分的光致抗蝕劑膜PR2。開口區OA的寬度是例如大約Ιμπι。隨后，使用光致抗蝕劑膜PR2作為掩膜，蝕刻絕緣膜IF。通過使用通過光刻(曝光、顯影)被處理成所需形狀的光致抗蝕劑膜或硬掩膜膜作為掩膜執行蝕刻來將下層中的材料變成所需形狀的過程被稱為圖案化。由此，在開口區OA中具有開口部分的絕緣膜IF形成在勢皇層BA上方。換句話講，勢皇層BA被暴露于開口區OA中。
[0087]隨后，如圖8中所示，通過使用光致抗蝕劑膜PR2作為掩膜干法蝕刻勢皇層BA和溝道層CH，形成貫穿絕緣膜IF和勢皇層BA并且到達溝道層CH內部的溝槽T。例如，使用鹵素氣體(Cl2、HBr、BCl3等)作為蝕刻氣體并且在等離子體氣氛下執行干法蝕刻。例如，可以使用ICP(電感耦合等離子體)等作為等離子體源。
[0088]在開口區OA中，從表面蝕刻勢皇層BA達25nm的深度，以去除二維電子氣2DEG。換句話講，勢皇層BA的底表面和溝槽T的底表面之間的高度差是大約10nm。溝槽T的側表面可以是錐形形狀。換句話講，溝槽T的側表面可以是傾斜的。換句話講，溝槽T的傾斜角可小于90度(參見第四實施例)。
[0089]隨后，去除光致抗蝕劑膜PR2。由此，如圖9中所示，去除開口區OA中的勢皇層(AlGaN)BA和溝道層(GaN)CH的表面部分，使得從溝槽T的底表面暴露溝道層CH，從溝槽T的側表面的下部部分暴露溝道層CH，從溝槽T的側表面的上部部分暴露勢皇層BA。隨后，去除光致抗蝕劑膜PR2。這里，在除了其中形成有開口區OA的區域外的區域中，絕緣膜IF保留在勢皇層BA上方。換句話講，除了其中形成有開口區OA的區域外的區域中的勢皇層BA被絕緣膜IF覆蓋。
[0090]隨后，如圖10中所示，外延再生長層EP形成在溝槽T的底表面和側表面上方。通過外延法形成這個層。例如，通過使用金屬有機化學氣相沉積法，在溝槽T的底表面和側表面上方異質外延生長氮化鎵(GaN)層作為外延再生長層EP。外延再生長層EP的膜厚度是例如大約2nm。例如，使用包括氮化物半導體的構成元素的化合物氣體作為原料氣體。例如，使用三甲基鎵(TMGa)作為Ga原料并且使用NH3作為N原料。例如，通過在以下條件下異質外延生長外延再生長層EP，能很好地可控地形成外延再生長層(GaN層)EP的薄膜(例如，其厚度是1nm或更小的薄膜):通過增大屬于V族材料的NH3的分壓與屬于III族材料的TMGa的分壓之比(V/III比)，減小生長速率。
[0091]隨后，如圖11中所示，柵絕緣膜GI形成在溝槽T的內部(外延再生長層EP的上方)和絕緣膜IF的上方。例如，通過使用ALD (原子層沉積)法等，在溝槽T的內部和絕緣膜IF的上方沉積膜厚度是大約10nm的氧化鋁膜(氧化鋁，Al2O3)作為柵絕緣膜GI。除了上述的氧化鋁膜之外，例如，還可使用氧化硅膜和氮化硅膜作為柵絕緣膜GI。另外，可使用介電常數比氧化硅膜的介電常數高的高介電常數膜。可以使用諸如氧化鉿膜(Hf O2膜)、鋁酸鉿膜、Hf ON膜(氮氧化鉿膜)、Hf S1膜(硅酸鉿膜)、Hf S1N膜(氮氧硅鉿膜)和Hf AlO膜的基于鉿的絕緣膜作為高介電常數膜。在許多情況下，柵絕緣膜GI的厚度大于溝槽T的深度。
[0092]隨后，在柵絕緣膜GI上方形成將成為柵電極GE的導電膜。例如，通過使用濺射方法等，在柵絕緣膜GI上方沉積例如TiN膜作為導電膜。可使用由鎳(Ni)膜和鎳膜上方的金(Au)膜形成的層疊膜(也被稱為Au/Ni膜)作為導電膜。
[0093]隨后，如圖12中所示，通過使用光刻技術和蝕刻技術將柵電極GE和柵絕緣膜GI圖案化，形成柵電極GE。例如，通過使用光刻技術形成覆蓋其中形成有柵電極GE的區域的光致抗蝕劑膜PR3并且通過使用光致抗蝕劑膜PR3作為掩膜蝕刻柵電極GE和柵絕緣膜GI。此后，去除光致抗蝕劑膜PR3。當執行蝕刻時，絕緣膜IF用作蝕刻阻擋層。當將柵電極GE圖案化時，柵電極GE被圖案化成在一個方向(在圖12中，朝向右邊，朝向漏電極DE)上突出的形狀。換句話講，執行圖案化，使得場板電極被設置為柵電極GE的一部分。場板電極是柵電極GE的部分區域并且是從溝槽T面對漏電極DE的端部朝向漏電極DE延伸的電極部分。柵電極GE還在另一方向(在圖12中，朝向左邊，朝向源電極SE)上突出。然而，朝向漏電極DE的突出量大于朝向源電極SE的突出量。
[0094]隨后，如圖13中所示，層間絕緣膜ILl形成在柵電極GE上方。通過使用CVD法等，在柵電極GE和絕緣膜IF上方沉積例如膜厚度是大約700nm的氧化硅膜作為層間絕緣膜IL1。
[0095]隨后，如圖14中所示，通過使用光刻技術和蝕刻技術，在層間絕緣膜ILl中形成接觸孔ClS和C1D。例如，通過使用在圖14中未示出的光致抗蝕劑掩膜作為掩膜，在形成源電極SE的區域中蝕刻層間絕緣膜ILl，形成接觸孔C1S，通過使用在圖14中未示出的光致抗蝕劑掩膜作為掩膜，在形成漏電極DE的區域中蝕刻層間絕緣膜ILl，形成接觸孔C1D。當執行蝕刻時，還去除層間絕緣膜ILl下方的絕緣膜IF。由此，從接觸孔ClS和接觸孔ClD的底部部分暴露勢皇層BA。以這種方式，接觸孔ClS和接觸孔ClD分別在柵電極GE的兩側處布置在勢皇層BA上方。
[0096]隨后，如圖15中所示，在層間絕緣膜ILl上方，包括接觸孔CIS和接觸孔CID的內部，形成導電膜CL。首先，在層間絕緣膜ILl上方，包括接觸孔ClS和接觸孔ClD的內部，形成歐姆層。例如，通過使用濺射法等，在層間絕緣膜ILl上方，包括接觸孔ClS和接觸孔ClD內部，沉積厚度是大約50nm的鈦(Ti)膜。隨后，通過使用濺射法等，在歐姆層上方沉積膜厚度是大約600nm的鋁膜作為金屬膜。隨后，執行熱處理，以減小勢皇層BA上的歐姆層的接觸電阻。例如，在氮氣氛中，在大約650°C下，執行熱處理大約30秒。除了鋁之外，還可使用鋁合金作為金屬膜。例如，可以使用Al和Si的合金(Al-Si)、A1和Cu(銅)的合金(Al-Cu)、Al、Si和Cu的合金(Al-S1-Cu)等作為鋁合金。
[0097]隨后，如圖16中所示，通過使用光刻技術和蝕刻技術將Ti/Al膜圖案化，在接觸孔ClS和接觸孔ClD的內部和上方形成源電極SE和漏電極DE。例如，通過使用光刻技術，在導電膜CL上方形成光致抗蝕劑膜PR4，該光致抗蝕劑膜PR4覆蓋其中形成有源電極SE的區域和其中形成有漏電極DE的區域，通過使用光致抗蝕劑膜PR4作為掩膜蝕刻導電膜CL。由此，形成源電極SE和漏電極DE。此后，去除光致抗蝕劑膜PR4。
[0098]隨后，在層間絕緣膜ILl上方，包括源電極SE和漏電極DE上方的區域，形成保護絕緣膜(也被稱為表面保護膜)。通過使用CVD法等，在層間絕緣膜ILl上方，包括源電極SE和漏電極DE上方的區域，沉積例如氮氧化硅膜(S1N)膜作為保護絕緣膜PR0(參見圖1)。
[0099]可以通過上述過程形成圖1中示出的半導體器件。上述過程是示例，可通過不同于上述過程的過程制造本實施例的半導體器件。
[0100]以這種方式，根據本實施例，在溝槽T的底表面和側表面上形成外延再生長層EP，使得可以減小溝道形成區的晶體表面的粗糙度(不均勻度)。
[0101]圖17A和圖17B是示出本實施例的半導體器件和比較例的半導體器件的溝槽部分附近的部分的構造的剖視圖。圖17A是本實施例的半導體器件的示意性剖視圖。圖17B是比較例的半導體器件的示意性剖視圖。
[0102]如圖17B中所示，通過諸如蝕刻的處理而形成溝槽T，使得在溝槽T的底表面和側表面上出現晶體表面的粗糙度(不均勻度)。如上所述的不均勻度是例如大約0.5nm。當在溝槽T的底表面和側表面上方形成柵絕緣膜GI和柵電極GE時，柵絕緣膜GI和溝道層CH之間的界面也是不均勻的。因此，溝道形成區也是不均勻的，使得移動通過溝道的在載流子(這里，電子)的迀移率降低。因此，元件的導通電阻增大。
[0103]另一方面，如圖17A中所示，當在溝槽T的底表面和側表面上形成外延再生長層EP時，晶體表面的粗糙度(不均勻度)在外延再生長層EP的表面上減小。另外，在這種情況下，溝道形成在柵絕緣膜GI和外延再生長層EP之間的界面中，使得載流子的迀移率提高。因此，元件的導通電阻減小。
[0?04] 外延再生長層EP的優選膜厚度是Inm至10nm。當膜厚度小于Inm時，不可以使0.5nm的不均勻度充分平坦。另外，當形成膜厚度小于Inm的膜時，難以控制膜厚度，使得膜厚度容易出現變化。當膜厚度大于1nm時，溝槽T的形狀的變化增大。具體地講，溝槽T的寬度和深度大大變化。相比于控制蝕刻，在形成膜時控制膜厚度常常更困難，使得元件特性的變化由于膜厚度變化而增大。當溝槽T的側表面上方的外延再生長層EP的膜厚度增大時，源電極SE和漏電極DE之間的電阻增大。在溝槽T的側表面上方的外延再生長層EP中不產生二維電子氣2DEG，使得當圖17A中示出的距離D增大時，二維電子氣2DEG和溝道C之間的距離增大。載流子(這里指電子)從漏電極DE到源電極SE的路徑是與溝槽T的側表面上方的外延再生長層EP交叉的路徑，使得優選地，外延再生長層EP的膜厚度小(1nm或更小)。
[0105]當外延再生長層EP的膜厚度小(1nm或更小)時，在絕緣膜IF上方生長的外延再生長層EP的影響小，使得可以省去絕緣膜IF等的再形成過程。具體地講，當外延再生長層EP的膜厚度大時，在外延再生長期間，會在絕緣膜IF上方出現沉積物。當沉積物厚時，難以通過諸如沖洗的簡單處理來去除沉積物，使得另外需要去除過程(蝕刻過程)。在暴露于蝕刻過程的絕緣膜IF的表面中會出現損傷，使得需要重新形成絕緣膜IF的過程。
[0106]在本實施例中，使用GaN層、AlGaN層和GaN層的組合作為溝道層CH、勢皇層BA和外延再生長層EP的組合。然而，也可使用另一種組合。
[0107]例如，可使用AlGaN層作為外延再生長層EP。以這種方式，可使用與溝道層CH不同的諸如AlGaN層等氮化物半導體。外延再生長層EP很薄(例如，1nm或更小)，使得即使當使用與溝道層CH不同的諸如AlGaN層等氮化物半導體時，在與溝道層CH的界面中不產生二維電子氣，進一步地，通過當使用氮化物半導體時向柵電極GE施加電勢，形成溝道C。然而，從晶體生長性質和閾值電壓控制的角度看，優選地，使用與溝道層CH相同的氮化物半導體作為外延再生長層EP。
[0108]在圖17B中，柵絕緣膜GI與溝槽T的底表面和下側表面上的溝道層CH接觸并且與溝槽T的上側表面上的勢皇層BA接觸。當柵絕緣膜GI與含不同成分的半導體層接觸時，這些成分之間的界面變成電子陷阱。當電子陷阱彼此靠近時，元件特性會由于電子充入陷阱/被從陷阱中釋放而有所不同。
[0109]另一方面，在本實施例(圖17A)中，柵絕緣膜GI與外延再生長層EP接觸，使得可以減小陷阱的影響并且抑制元件特性的變化。
[0110]應用示例
[0111]在上述實施例(圖1)中，絕緣膜IF布置在勢皇層BA上方。然而，可在勢皇層BA和絕緣膜IF之間設置蓋層Cap。圖18是示出本實施例的應用示例的半導體器件的構造的剖視圖。
[0112]在本應用示例中，如圖18中所示，蓋層Cap設置在勢皇層BA和絕緣膜IF之間。蓋層Cap是電子親和能大于勢皇層BA的電子親和能的氮化物半導體。可使用例如氮化鎵(GaN)層作為蓋層Cap。通過使用例如金屬有機化學氣相沉積法，異質外延生長GaN層。
[0113]在這種情況下，形成貫穿絕緣膜IF、蓋層Cap和勢皇層BA并且到達溝道層CH內部的溝槽T，并且在溝槽T的底表面和側表面上形成外延再生長層EP。具體地講，在暴露溝道層CH的溝槽T的底表面、暴露溝道層CH的溝槽T的側表面的下部部分、暴露勢皇層BA的溝槽T的側表面的中間部分、暴露蓋層Cap的溝槽T的側表面的上部部分上，形成外延再生長層EP。
[0114]在圖18中示出的應用示例的情況下，源電極SE和漏電極DE在柵電極GE的兩側處形成在蓋層Cap上方。
[0115]同樣在應用示例的情況下，以與圖1等相同的方式，得到以下效果:通過在溝槽T的底表面和側表面上的外延再生長層EP，抑制載流子迀移率的降低。
[0116]另外，可以通過設置蓋層Cap，減小蓋層Cap和源電極SE之間的耦合電阻(歐姆耦合電阻)。另外，可以減小蓋層Cap和漏電極DE之間的耦合電阻(歐姆耦合電阻)。
[0117]第二實施例
[0118]在本實施例中，在溝槽T的側表面上形成的外延再生長層EP的膜厚度小于在溝槽T的底表面上形成的外延再生長層EP的膜厚度。
[0119]下文中，將參照附圖詳細描述本實施例的半導體器件。在本實施例中，除外延再生長層EP外的構成與第一實施例的半導體器件的構成相同。因此，將省略對與第一實施例中的結構和制造過程相同的結構和制造過程的描述。
[0120]對結構的描述
[0121]圖19是示出本實施例的半導體器件的構造的剖視圖。圖20是示出本實施例的半導體器件的溝槽部分附近的部分的構造的剖視圖。
[0122]如圖19和圖20中所示，同樣在本實施例中，外延再生長層EP形成在溝槽T的底表面(底部部分)和側表面(側部分)上。外延再生長層EP由氮化物半導體形成。
[0123]在溝槽T的側表面上形成的外延再生長層EP的膜厚度小于在溝槽T的底表面上形成的外延再生長層EP的膜厚度(圖20)。
[0124]外延再生長層EP以這種方式設置在溝槽T的底表面和側表面上，使得溝槽T的底表面和側表面的晶體表面的粗糙度(不均勻度)減小并且可以改進柵絕緣膜GI和外延再生長層EP之間的界面的平坦度。因此，可以抑制移動通過在溝槽T的底表面和側表面上形成的溝道的載流子(這里指電子)的迀移率降低。
[0125]另外，除了溝道層CH之外，還形成外延再生長層EP，使得如第一實施例中描述的，可以減少陷阱的影響并且改進半導體器件的特性。
[0126]另外，根據本實施例，形成在溝槽T的側表面上的外延再生長層EP的膜厚度小于形成在溝槽T的底表面上的外延再生長層EP的膜厚度，使得可以減小源電極SE和漏電極DE之間的電阻。換句話講，如參照圖17A和圖17B在第一實施例中描述的，通過減小二維電子氣2DEG和溝道C之間的距離，可以減小源電極SE和漏電極DE之間的電阻。
[0127]對制造方法的描述
[0128]可以使用與第一實施例的過程相同的過程形成本實施例的半導體器件。圖21是示出本實施例的半導體器件的制造過程的剖視圖。
[0129]例如，以與第一實施例中相同的方式形成溝槽T(參見圖5至圖9)。從溝槽T的底表面暴露溝道層CH，從溝槽T的側表面的下部部分暴露溝道層CH，并且從溝槽T的側表面的上部部分暴露勢皇層BA。
[0130]隨后，如圖21中所示，在溝槽T的底表面和側表面上方，形成外延再生長層。通過外延法形成這個層。例如，通過使用金屬有機化學氣相沉積法，在溝槽T的底表面和側表面上方異質外延生長氮化鎵(GaN)層。底表面上方的外延再生長層EP的膜厚度是例如大約3nm，偵瞭面上方的外延再生長層EP的膜厚度是例如大約1.5nm。然而，底表面和側表面的膜厚度以及膜厚度之比不限于上述的數值。
[0131]例如，使用包括氮化物半導體的構成元素的氣體化合物作為原料氣體。例如，使用三甲基鎵(TMGa)作為Ga原料并且使用NH3作為N原料。例如，可通過在以下狀況下異質外延生長外延再生長層EP，能很好地可控地形成外延再生長層(GaN層)EP的薄膜(例如，其厚度是1nm或更小的薄膜):通過增大屬于V族材料的NH3的分壓與屬于III族材料的TMGa的分壓之比(V/III比)，減小生長速率。
[0132]溝槽T的底表面的晶體表面是(OOOl)Ga表面并且膜在晶軸(C軸)方向上生長。另一方面，溝槽T的側表面的晶體表面是與(OOOl)Ga表面不同的表面，使得可以容易地區分膜的生長。例如，可以通過調節諸如生長溫度和原料氣體(V族、III族)的流量的膜形成條件來調節底表面上方的層和側表面上方的層的生長速率。例如，當側表面上方的層的生長速率被設定為底表面上方的層的生長速率的一半時，可以將底表面上方的膜厚度調節成大約3nm并且將側表面上方的膜厚度調節成大約1.5nm。
[0133]盡管外延再生長層EP的膜形成條件不受限制，但例如可以通過減小V族材料氣體與III族材料氣體的分壓比(V/III比)，相對減小溝槽T的側表面上方的層的生長速率。另一方面，通過增大分壓比(V/III比)，可以減小溝槽T的側表面上方的層的生長速率和溝槽T的底表面上方的層的生長速率之間的差。
[0134]如上所述，根據本實施例，在溝槽T的側表面上形成的外延再生長層EP的膜厚度小于在溝槽T的底表面上形成的外延再生長層EP的膜厚度，使得可以減小源電極SE和漏電極DE之間的電阻。
[0135]另外，可以確保溝槽T的底表面處的一定水平的膜厚度，使得可以改進柵絕緣膜GI和外延再生長層EP之間的界面的平坦度。
[0136]第三實施例
[0137]在本實施例中，絕緣膜IF的端部從溝槽T的端部后退預定距離。
[0138]下文中，將參照附圖詳細描述本實施例的半導體器件。在本實施例中，將省略對與第一實施例中的半導體器件的結構和制造過程相同的結構和制造構成的描述。
[0139]對結構的描述
[0140]圖22是示出本實施例的半導體器件的構造的剖視圖。圖23是示出本實施例的半導體器件的溝槽部分附近的部分的構造的剖視圖。
[0141]如圖22和圖23中所示，同樣在本實施例中，外延再生長層EP形成在溝槽T的底表面(底部部分)和側表面(側部分)上。外延再生長層EP由氮化物半導體形成。
[0142]這里，絕緣膜IF在開口區OAI中具有開口部分。開口部分被設置在朝向漏電極DE比其中形成溝槽T的區域(開口區0A2)大距離Ld的區域中。換句話講，絕緣膜IF從溝槽T的面對漏電極DE的端部后退距離Ld。另外，開口部分被設置在朝向源電極SE比其中形成溝槽T的區域(開口區0A2)大距離Ls的區域中。換句話講，絕緣膜IF從溝槽T的面對源電極SE的端部回撤距離Ls。換句話講，絕緣膜IF的端部從溝槽T的端部朝向溝槽T的外側后退。換句話講，勢皇層BA的表面的被暴露的區域(開口區0A2和開口區OAI沒有彼此重疊的區域)，也就是說，絕緣膜IF的后退部分(Ld和Ls)對應于勢皇層BA的表面被暴露的區域。
[0143]因此，外延再生長層EP還形成在從絕緣膜IF的端部暴露的勢皇層BA上方，換句話講，形成在勢皇層BA上方的與溝槽T的端部相距距離Ld的區域和與溝槽T的端部相距距離Ls的區域中。換句話講，外延再生長層EP還形成在從絕緣膜IF的后退部分(Ld和Ls)暴露的勢皇層BA上方。
[0144]當外延再生長層EP以這種方式設置在溝槽T的底表面和側表面上方和溝槽T的兩個端部處的勢皇層BA上方時，以與第一實施例中相同的方式，溝槽T的底表面和側表面的晶體表面的粗糙度(不均勻度)減小并且可以改進柵絕緣膜GI和外延再生長層EP之間的界面的平坦度。因此，可以抑制移動通過在溝槽T的底表面和側表面上形成的溝道的載流子(這里指電子)的迀移率的降低。
[0145]另外，除了溝道層CH之外，還形成外延再生長層EP，使得如第一實施例中描述的，可以減少陷阱的影響并且改進半導體器件的特性。
[0146]另外，通過將絕緣膜IF的端部朝向源電極SE或漏電極DE后退，柵調節變得更有效。換句話講，更容易地形成溝道。當絕緣膜IF的端部沒有后退時，換句話講，當絕緣膜IF的端部延伸到溝槽T的端部時，柵絕緣膜GI和絕緣膜IF的層疊膜被布置在溝槽T的兩側。另一方面，在本實施例中，單層柵絕緣膜GI被布置在溝槽T的兩側(在后退部分上)。因此，溝槽T兩偵叭后退部分上)的柵電極GE下方的絕緣膜的膜厚度很小，使得溝道容易形成。由此，可以減小沿著溝槽T的側表面(特別地，沿著面對漏電極DE的側表面)產生的溝道電阻。
[0147]另外，通過將絕緣膜IF的端部朝向源電極SE或漏電極DE后退來分散電場集中部分。從而，減輕了電場集中現象并且提高了柵的擊穿電壓。
[0148]在溝槽T的兩側(在后退部分上)，柵絕緣膜GI與外延再生長層EP接觸，使得可以減少電流崩塌。換句話講，當沒有形成外延再生長層EP時，暴露于蝕刻的勢皇層BA與柵絕緣膜GI接觸，使得勢皇層BA容易受界面陷阱影響。另一方面，柵絕緣膜GI與外延再生長層EP接觸，而陷阱較少，使得可以減少電流崩塌。
[0149]對制造方法的描述
[0150]圖24至圖31是示出本實施例的半導體器件的制造過程的剖視圖。
[0151]如圖24中所示，順序地形成襯底S、溝道層CH、勢皇層BA和絕緣膜IF。可通過使用與第一實施例中使用的材料相同的材料，以與第一實施例中相同的方式形成襯底S、溝道層CH、勢皇層BA和絕緣膜IF。隨后，例如，通過使用CVD法形成氧化硅膜等作為用作掩膜的絕緣膜 IFM0
[0152]隨后，如圖25中所示，通過使用光刻技術，在用作掩膜的絕緣膜IFM上方，形成在開口區OAl中具有開口部分的光致抗蝕劑膜(圖25中未示出)。隨后，通過使用光致抗蝕劑膜作為掩膜，蝕刻用作掩膜的絕緣膜IFM。由此，在絕緣膜IF上方形成用作在開口區OAl中具有開口部分的掩膜的絕緣膜IFM。隨后，去除光致抗蝕劑膜。
[0153]隨后，如圖26中所示，通過使用光刻技術形成光致抗蝕劑膜PR31，光致抗蝕劑膜PR31在位于開口區OAl內的開口區0A2中具有開口部分。隨后，通過使用光致抗蝕劑膜PR31作為掩膜，蝕刻絕緣膜IF。隨后，去除光致抗蝕劑膜PR31。由此，在勢皇層BA上方形成在開口區0A2中具有開口部分的絕緣膜IF。另外，在絕緣膜IF上方，布置用作在開口區OAl中具有開口部分并且從開口區0A2的一端后退的掩膜的絕緣膜IFM。
[0154]隨后，如圖27中所示，通過使用絕緣膜IF和絕緣膜IFM的層疊膜作為掩膜來蝕刻勢皇層BA和溝道層CH(也被稱為層疊體)，形成貫穿絕緣膜IF和勢皇層BA并且到達溝道層CH內部的溝槽T。
[0155]隨后，如圖28中所示，通過使用絕緣膜IFM作為掩膜，蝕刻絕緣膜IF。換句話講，蝕刻溝槽T的外周緣部分處的絕緣膜IF。由此，絕緣膜IF面對溝槽T的端部在一個方向上(在圖28中，向右)后退距離LcU絕緣膜IF面對溝槽T的端部在另一個方向上(在圖28中，向左)后退距離Ls。隨后，如圖29中所示，通過蝕刻去除用作掩膜的絕緣膜IFM。由此，在開口區0A2中，從溝槽T的底表面暴露溝道層CH，從溝槽T的側表面的下部部分暴露溝道層CH，從溝槽T的側表面的上部部分暴露勢皇層BA。另外，勢皇層BA的表面暴露在開口區OAl中的開口區0A2的外周緣區域(后退部分)。
[0156]隨后，如圖30中所示，在溝槽T的底表面和側表面和勢皇層BA被暴露的表面(后退部分)上方，形成外延再生長層EP。可用與第一實施例中相同的方式形成外延再生長層EP。外延再生長層EP的膜厚度是例如大約2nm。
[0157]隨后，如圖31中所示，在外延再生長層EP和絕緣膜IF上方，形成柵絕緣膜GI和柵電極GE。可通過使用與第一實施例中使用的材料相同的材料，用與第一實施例中相同的方式形成柵絕緣膜GI和柵電極GE。
[0158]此后，以與第一實施例中相同的方式，形成層間絕緣膜IL1、源電極SE、漏電極DE和保護絕緣膜PR0(參見圖22)。
[0159]可通過上述過程形成圖22中示出的半導體器件。上述過程是示例，可通過不同于上述過程的過程制造本實施例的半導體器件。
[0160]在本實施例中，如第三實施例中描述的，在溝槽T的側表面上形成的外延再生長層EP的膜厚度可以小于在溝槽T的底表面上形成的外延再生長層EP的膜厚度。在這種情況下，在勢皇層BA被暴露的表面上方形成的外延再生長層EP的膜厚度可以與在溝槽T的底表面上形成的外延再生長層EP的膜厚度大致相同。
[0161]第四實施例
[0162]在本實施例中，將描述溝槽T的形狀的示例。
[0163]圖32是示出第四實施例的半導體器件的構造的第一示例的剖視圖。如圖32中所示，溝槽T的側表面的傾斜角可以是大約90度。這里溝槽T的傾斜角是溝槽T的側表面和從溝槽T的底表面延伸的直線之間的夾角Θ。在圖32的情況下，Θ是大約90度。在第一實施例(圖2)的情況下，Θ小于90度。
[0164]圖33是示出本實施例的半導體器件的構造的第二示例的剖視圖。如圖33中所示，溝槽T的傾斜角可以在勢皇層BA的側表面和溝道層CH的側表面之間變化。關于這里溝槽T的傾斜角，勢皇層BA的側表面的傾斜角是勢皇層BA的側表面和勢皇層BA的底表面之間的夾角9a。另外，關于溝槽T的傾斜角，溝道層CH的側表面的傾斜角是溝道層CH的側表面和從溝槽T的底表面延伸的直線之間的夾角0b。
[0165]圖34是示出本實施例的半導體器件的構造的第三示例的剖視圖。如圖34中所示，溝槽T的傾斜角在勢皇層BA的側表面和溝道層CH的側表面之間變化，另外，勢皇層BA的側表面上的外延再生長層EP的膜厚度和溝道層CH的側表面上的外延再生長層EP的膜厚度可相互不同。在這種情況下，勢皇層BA的側表面和勢皇層BA的底表面之間的夾角0a大約是90度，溝道層CH的側表面和從溝槽T的底表面延伸的直線之間的夾角0b小于90度。勢皇層BA的側表面上的外延再生長層EP的膜厚度Ta小于溝道層CH的側表面上的外延再生長層EP的膜厚度(平均膜厚度)Tb。第一示例至第三示例中的溝槽T的形狀只是示例，且溝槽T的形狀不限于這些形狀。可通過調節干法蝕刻的條件，形成具有第一示例至第三示例所示的各形狀的溝槽T。
[0166]雖然已經基于實施例具體描述了發明人做出的本發明，但毋庸贅言，本發明并不限于這些實施例并且可在不脫離本發明的范圍的情況下以各種方式修改。例如，第一實施例的應用示例中描述的蓋層Cap可應用于其它實施例。
[0167]另外，例如，在以上實施例中，使用GaN作為溝道層，使用AlGaN作為勢皇層BA，使用GaN作為蓋層Cap。然而，這些層不限于這些材料，例如，可使用InGaN作為溝道層CH、可使用Al InN作為勢皇層BA，當使用蓋層Cap時可使用InGaN作為蓋層Cap。以這種方式，可在用于實現溝道層CH、勢皇層BA和蓋層Cap的功能的范圍內，任意地調節用于這些層的材料的組合。
【主權項】
1.一種半導體器件的制造方法，包括以下步驟: (a)在襯底上方形成第一氮化物半導體層； (b)在所述第一氮化物半導體層上方形成第二氮化物半導體層，所述第二氮化物半導體層的電子親和能小于所述第一氮化物半導體層的電子親和能； (c)在所述第二氮化物半導體層上方形成絕緣膜； (d)通過蝕刻所述絕緣膜、所述第二氮化物半導體層和所述第一氮化物半導體層，形成貫穿所述絕緣膜和所述第二氮化物半導體層并且到達所述第一氮化物半導體層的內部的溝槽； (e)通過使用外延生長法，在所述溝槽的側表面和底表面上方形成第三氮化物半導體層； (f)在所述第三氮化物半導體層上方形成柵絕緣膜；以及 (g)在所述柵絕緣膜上方形成柵電極。2.根據權利要求1所述的半導體器件的制造方法， 其中，在所述步驟(e)中形成的在所述溝槽的側表面上方的所述第三氮化物半導體層的膜厚度小于在所述溝槽的底表面上方的所述第三氮化物半導體層的膜厚度。3.根據權利要求1所述的半導體器件的制造方法，進一步包括以下步驟: 在所述步驟(b)和所述步驟(c)之間，(h)在所述第二氮化物半導體層上方形成第四氮化物半導體層，所述第四氮化物半導體層的電子親和能大于所述第二氮化物半導體層的電子親和能， 其中，所述步驟(d)是通過蝕刻所述絕緣膜、所述第四氮化物半導體層、所述第二氮化物半導體層和所述第一氮化物半導體層，形成貫穿所述絕緣膜、所述第四氮化物半導體層和所述第二氮化物半導體層并且到達所述第一氮化物半導體層的內部的溝槽的步驟。4.根據權利要求1所述的半導體器件的制造方法，進一步包括以下步驟: 在所述步驟(d)和所述步驟(e)之間，(i)通過蝕刻所述絕緣膜位于所述溝槽的外周緣部分處的部分，使所述絕緣膜的端部從所述溝槽的端部朝向所述溝槽的外側后退， 其中，在所述步驟(e)中的所述第三氮化物半導體層還形成在從所述絕緣膜的后退部分暴露的所述第二氮化物半導體層上方。5.根據權利要求1所述的半導體器件的制造方法， 其中，所述步驟(d)中的所述溝槽的側表面的至少一部分是傾斜的。6.根據權利要求5所述的半導體器件的制造方法， 其中，在所述溝槽的側表面中，所述第二氮化物半導體層的側表面的傾斜角和所述第一氮化物半導體層的側表面的傾斜角相互不同。7.根據權利要求6所述的半導體器件的制造方法， 其中，所述第二氮化物半導體層的側表面的傾斜角大于所述第一氮化物半導體層的側表面的傾斜角。8.根據權利要求1所述的半導體器件的制造方法， 其中，所述第三氮化物半導體層的膜厚度小于或等于10nm。9.一種半導體器件，包括: 第一氮化物半導體層，所述第一氮化物半導體層形成在襯底上方； 第二氮化物半導體層，所述第二氮化物半導體層形成在所述第一氮化物半導體層上方，并且所述第二氮化物半導體層的電子親和能小于所述第一氮化物半導體層的電子親和會K; 絕緣膜，所述絕緣膜形成在所述第二氮化物半導體層上方； 溝槽，所述溝槽貫穿所述絕緣膜和所述第二氮化物半導體層并且到達所述第一氮化物半導體層的內部； 第三氮化物半導體層，所述第三氮化物半導體層形成在所述溝槽的側表面和底表面上方；以及 柵電極，所述柵電極通過柵絕緣膜形成在所述第三氮化物半導體層上方， 其中，所述第三氮化物半導體層是外延生長層。10.根據權利要求9所述的半導體器件， 其中，在所述溝槽的側表面上方形成的所述第三氮化物半導體層的膜厚度小于在所述溝槽的底表面上方形成的所述第三氮化物半導體層的膜厚度。11.根據權利要求9所述的半導體器件，所述半導體器件進一步包括: 第四氮化物半導體層，所述第四氮化物半導體層形成在所述第二氮化物半導體層上方，并且所述第四氮化物半導體層的電子親和能大于所述第二氮化物半導體層的電子親和會泛， 其中，所述溝槽貫穿所述絕緣膜、所述第四氮化物半導體層和所述第二氮化物半導體層并且到達所述第一氮化物半導體層的內部。12.根據權利要求9所述的半導體器件， 其中，所述絕緣膜的端部從所述溝槽的端部朝向所述溝槽的外側后退，并且 其中，所述第三氮化物半導體層還形成在從所述絕緣膜的后退部分暴露的所述第二氮化物半導體層上方。13.根據權利要求9所述的半導體器件， 其中，所述溝槽的側表面的至少一部分是傾斜的。14.根據權利要求13所述的半導體器件， 其中，在所述溝槽的側表面中，所述第二氮化物半導體層的側表面的傾斜角和所述第一氮化物半導體層的側表面的傾斜角相互不同。15.根據權利要求14所述的半導體器件， 其中，所述第二氮化物半導體層的側表面的傾斜角大于所述第一氮化物半導體層的側表面的傾斜角。
【文檔編號】H01L29/778GK105870010SQ201610073025
【公開日】2016年8月17日
【申請日】2016年2月2日
【發明人】增本郎, 增本一郎
【申請人】瑞薩電子株式會社