移位寄存器單元及其驅動方法、柵極驅動電路和顯示裝置的制造方法
【技術領域】
[0001]本發明涉及顯示驅動技術領域，尤其涉及一種移位寄存器單元及其驅動方法、柵極驅動電路和顯示裝置。
【背景技術】
[0002]現有的移位寄存器單元由下拉節點在輸出截止保持階段控制下拉柵極驅動信號，如圖1A所示，現有的移位寄存器單元僅通過下拉節點PD對柵極驅動信號輸出端OUTPUT去噪，但是下拉節點PD在輸出截止保持階段的波形與反相時鐘信號輸入端CLKB輸入的反相時鐘信號的波形相同，即用于對柵極驅動信號進行下拉的下拉晶體管Mll的柵極電位為高電平的時間只有50 %。由于圖1A中的上拉晶體管M3的尺寸比較大，從而M3的寄生電容會比較大;如圖1B所示，在輸出截止保持階段S4，由于CLK與上拉節點PU之間的寄生電容比較大，因此在正相時鐘信號輸入端CLK輸入高電平時，尤其是在高溫等特殊環境下M3的漏電流也會比較大，從而導致M3并非完全關斷，使得此時OUTPUT輸出的柵極驅動信號不為低電平，因此不能對柵極驅動信號很好的降噪。
[0003]圖1A是現有的移位寄存器單元的電路圖，圖1B是如圖1A所示的現有的移位寄存器單元的工作時序圖，在圖1B中，SI標示輸入階段，S2標示輸出階段，S3標示復位階段，S4標示輸出截止保持階段。在圖1A中，INPUT標示輸入端，CLK標示正相時鐘信號輸入端，RESET標示復位端，VSS標示低電平，Ml為輸入晶體管，M2為第一復位晶體管，M3為上拉晶體管，M4為第二復位晶體管，M5為第一下拉節點控制晶體管，M6為第二下拉節點控制晶體管，M8為第一下拉控制節點控制晶體管，M9為第二下拉控制節點控制晶體管，MlO為上拉節點控制晶體管，Cl為存儲電容，PD_CN標示下拉控制節點，HJ標示上拉節點。
【發明內容】
[0004]本發明的主要目的在于提供一種移位寄存器單元及其驅動方法、柵極驅動電路和顯示裝置，解決現有技術中在輸出截止保持階段對柵極驅動信號進行下拉的時間為50%，而在另外的不對柵極驅動信號進行下拉的時間里可能由于上拉晶體管的漏電而導致柵極驅動信號不能保持為低電平，從而通過現有的柵極驅動信號輸出模塊不能對柵極驅動信號很好的降噪的問題。
[0005]為了達到上述目的，本發明提供了一種移位寄存器單元，包括上拉節點控制模塊、下拉節點控制模塊、柵極驅動信號輸出端和柵極驅動信號輸出模塊，所述柵極驅動信號輸出模塊分別與上拉節點、下拉節點、正相時鐘信號輸入端和所述柵極驅動信號輸出端連接；所述下拉節點控制模塊，分別與所述下拉節點和反相時鐘信號輸入端連接；
[0006]所述移位寄存器單元還包括:降噪模塊，分別與降噪控制信號輸出端和柵極驅動信號輸出端連接。
[0007]實施時，所述下拉節點控制模塊，用于在輸出截止保持階段，控制所述下拉節點的電位與所述反相時鐘信號的電位相同；
[0008]在輸出截止保持階段，降噪控制信號和所述反相時鐘信號相互反相；
[0009]所述降噪模塊，用于當所述降噪控制信號有效時控制所述柵極驅動信號出端接入低電平；
[0010]所述正相時鐘信號和所述反相時鐘信號相互反相。
[0011]實施時，當包括多級所述移位寄存器單元的柵極驅動電路與2η個時鐘信號輸入端連接時，所述降噪控制信號輸出端與第N+n級移位寄存器單元的下拉節點連接，η為正整數，N為本級移位寄存器單元在柵極驅動電路中的級數。
[0012]實施時，當η大于I時，所述降噪控制信號輸出端還與第N+m級移位寄存器單元的下拉節點連接，m為小于η的正整數。
[0013]實施時，當所述柵極驅動電路與兩個時鐘信號輸出端連接時，所述降噪控制信號輸出端與相鄰下一級移位寄存器單元的下拉節點連接；
[0014]所述降噪模塊包括:降噪晶體管，柵極與所述相鄰下一級移位寄存器單元的下拉節點連接，第一極與所述柵極驅動信號輸出端連接，第二極接入低電平；
[0015]由第一時鐘信號輸入端為本級移位寄存器單元提供正相時鐘信號，由第二時鐘信號輸入端為本級移位寄存器單元提供反相時鐘信號；
[0016]由第二時鐘信號輸入端為相鄰下一級移位寄存器單元提供正相時鐘信號，由第一時鐘信號輸入端為相鄰下一級移位寄存器單元提供反相時鐘信號。
[0017]實施時，當所述柵極驅動電路與四個時鐘信號輸出端連接時，所述降噪控制信號輸出端與第Ν+2級移位寄存器單元的下拉節點連接；
[0018]所述降噪模塊包括:第一降噪晶體管，柵極與所述第Ν+2級移位寄存器單元的下拉節點連接，第一極與所述柵極驅動信號輸出端連接，第二極接入低電平；
[0019]由第一時鐘信號輸入端為本級移位寄存器單元提供正相時鐘信號，由第三時鐘信號輸入端為本級移位寄存器單元提供反相時鐘信號；
[0020]由第三時鐘信號輸入端為第Ν+2級移位寄存器單元提供正相時鐘信號，由第一時鐘信號輸入端為第Ν+2級移位寄存器單元提供反相時鐘信號；
[0021]第一時鐘信號和第三時鐘信號反相；
[0022]第二時鐘信號比第一時鐘信號推遲0.25個時鐘周期，第四時鐘信號比第三時鐘信號推遲0.25個時鐘周期，第一時鐘信號、第二時鐘信號、第三時鐘信號和第四時鐘信號的占空比都為0.5。
[0023]實施時，m等于I;
[0024]所述降噪模塊包括:第二降噪晶體管，柵極與所述第N+1級移位寄存器單元的下拉節點連接，第一極與所述柵極驅動信號輸出端連接，第二極接入低電平；
[0025]由第二時鐘信號輸入端為第N+1級移位寄存器單元提供正相時鐘信號，由第四時鐘信號輸入端為第N+1級移位寄存器單元提供反相時鐘信號。
[0026]本發明還提供了一種移位寄存器單元的驅動方法，應用于上述的移位寄存器單元，所述驅動方法包括:
[0027]在輸出截止保持階段，控制下拉節點的電位與反相時鐘信號的電位相同；
[0028]在輸出截止保持階段，控制降噪控制信號和所述反相時鐘信號相互反相；
[0029]當所述降噪控制信號有效時，降噪模塊控制柵極驅動信號出端接入低電平。
[0030]本發明還提供了一種柵極驅動電路，其特征在于，包括多級上述的移位寄存器單
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[0031]實施時，當所述柵極驅動電路與2η個時鐘信號輸入端連接時，所述第N級移位寄存器單元的降噪控制信號輸出端與第N+n級移位寄存器單元的下拉節點連接，η和N都為正整數。
[0032]實施時，當η大于I時，所述第N級移位寄存器單元的降噪控制信號輸出端還與第N+m級移位寄存器單元的下拉節點連接，m為小于η的正整數。
[0033]實施時，當所述柵極驅動電路與兩個時鐘信號輸出端連接時，所述第N級移位寄存器單元的降噪控制信號輸出端與第Ν+1級移位寄存器單元的下拉節點連接；
[0034]由第一時鐘信號輸入端為第N級移位寄存器單元提供正相時鐘信號，由第二時鐘信號輸入端為第N級移位寄存器單元提供反相時鐘信號；
[0035]由第二時鐘信號輸入端為第Ν+1級移位寄存器單元提供正相時鐘信號，由第一時鐘信號輸入端為第Ν+1級移位寄存器單元提供反相時鐘信號。
[0036]實施時，當所述柵極驅動電路與四個時鐘信號輸出端連接時，所述第N級移位寄存器單元的降噪控制信號輸出端與第Ν+2級移位寄存器單元的下拉節點連接；
[0037]由第一時鐘信號輸入端為第N級移位寄存器單元提供正相時鐘信號，由第三時鐘信號輸入端為第N級移位寄存器單元提供反相時鐘信號；
[0038]由第三時鐘信號輸入端為第Ν+2級移位寄存器單元提供正相時鐘信號，由第一時鐘信號輸入端為第Ν+2級移位寄存器單元提供反相時鐘信號；
[0039]第一時鐘信號和第三時鐘信號反相；
[0040]第二時鐘信號比第一時鐘信號推遲0.25個時鐘周期，第四時鐘信號比第三時鐘信號推遲0.25個時鐘周期，第一時鐘信號的占空比、第二時鐘信號的占空比、第三時鐘信號的占空比和第四時鐘信號的占空比都為0.5。
[0041 ]實施時，m等于I;
[0042]由第二時鐘信號輸入端為第N+1級移位寄存器單元提供正相時鐘信號，由第四時鐘信號輸入端為第N+1級移位寄存器單元提供反相時鐘信號。
[0043]本發明還提供了一種顯示裝置，包括上述的柵極驅動電路。
[0044]與現有技術相比，本發明所述的移位寄存器單元及其驅動方法、柵極驅動電路和顯示裝置采用由降噪控制信號控制的降噪模塊與現有的柵極驅動信號輸出模塊一起控制對柵極驅動信號去噪，在輸出截止保持階段內正相時鐘信號為高電平的時間段也對柵極驅動信號進行下拉，從而提高降噪的效果。
【附圖說明】
[0045]圖1A是現有的移位寄存器單元的電路圖；
[0046]圖1B是圖1A所示的移位寄存器單元的工作時序圖；
[0047]圖2是本發明實施例所述的移位寄存器單元的結構圖；
[0048]圖3A是本發明實施例所述的移位寄存器單元接入兩個時鐘信號時的工作時序圖；
[0049]圖3B是本發