移位寄存器單元、移位寄存器、柵極驅動電路及顯示裝置的制造方法
【技術領域】
[0001 ]本發明涉及移位寄存技術，特別是一種移位寄存器單元、移位寄存器、柵極驅動電路及顯示裝置。
【背景技術】
[0002]如圖1所示，為一種常見的移位寄存器單元的示意圖，其中包括一個上拉晶體管T10，其在充電階段，負責利用一高電平信號(圖1中為上一級輸出節點OUT(n-l)輸出的高電平信號，但不限于此)將上拉節點PU的電位拉高，并對第一電容模塊Cl進行充電，以在輸出階段維持輸出晶體管Tl的導通，輸出高電平信號(圖1中為CK節點輸出的高電平信號)。而PU和本級輸出節點OUT(n)在隨后的復位階段和維持階段都需要維持在低電平狀態。
[0003]為了保證PU和本級輸出節點OUT(n)在隨后的復位階段和維持階段輸出低電平信號，傳統的移位寄存器單元還包括用于下拉所述本級輸出節點的電位的第一下拉模塊(圖中為薄膜晶體管T2)以及用于下拉所述上拉節點的電位的第二下拉模塊(圖中為薄膜晶體管 T3)。
[0004]而PD需要拉高的階段包括:復位階段和維持階段，而在充電階段和輸出階段需要拉低。對下拉節點ro的控制通過圖1中的T4和T5實現。由于CK為一時鐘信號，因此，T4會周期性導通，高電平信號會周期性施加到H)。
[0005]按照現有的如圖2所示的時序設計，由于在復位階段，CKB必須輸出高電平，而CKB為一時鐘信號，因此在與復位階段相間隔的充電階段，CKB也會輸出高電平信號到H)。
[0006]但由于在充電階段，PU處于高電平，會導通T5，由VGL節點將低電平信號通過T5輸出到PD。
[0007]也就是說，在充電階段，T4和T5會同時處于導通狀態，高電平信號的引入不可避免的會帶來下拉關閉不充分的問題。同時T4和T5的同時導通，會通過CKB節點(當前輸出高電平信號)和VGL節點(當前輸出低電平信號)形成一個回路，CKB節點對VGL節點放電而生成瞬時大電流，增大了器件的功耗，還可能對器件產生破壞。
【發明內容】
[0008]本發明實施例的目的在于提供一種移位寄存器單元、移位寄存器、柵極驅動電路及顯示裝置，降低產品功耗，提高產品壽命。
[0009]為實現上述目的，本發明實施例公開了一種移位寄存器單元，具有本級輸出節點Out (η)、上拉節點PU和下拉節點H)，所述移位寄存器單元包括:
[0010]第一電容模塊Cl，一端與所述本級輸出節點Out(n)連接，另一端與所述上拉節點HJ連接；
[0011]受所述下拉節點ro的電位控制的下拉模塊，用于在本級電路不需要輸出高電平時下拉所述本級輸出節點Out (η)和上拉節點PU的電位；
[0012]所述移位寄存器單元還包括:
[0013]下拉控制模塊，用于根據當前工作階段輸出高電平信號和低電平信號中的一個到所述下拉節點H)。
[0014]上述的移位寄存器單元，其中，所述移位寄存器單元還包括一上拉晶體管T10，所述移位寄存器單元中還包括:
[0015]常導通的限流晶體管T12，連接于所述上拉節點PU和所述上拉晶體管TlO之間。
[0016]上述的移位寄存器單元，其中，所述移位寄存器單元還包括:
[0017]第二電容模塊C2，利用所述下拉控制模塊輸出的電平信號進行充/放電，并在充/放電后維持所述下拉節點(PD)的電平狀態。充/放電。
[0018]上述的移位寄存器單元，其中，所述下拉控制模塊包括:
[0019]第一控制單元，受所述上拉節點PU的控制，在所述上拉節點PU處于高電位的充電階段和輸出階段，輸出低電平信號到所述下拉節點PD，在所述上拉節點HJ處于低電位的復位階段和維持階段關閉；
[0020]第二控制單元，在所述第一控制單元輸出低電平信號時關閉，在所述第一控制單元關閉時輸出高電平信號到所述下拉節點ro。
[0021]上述的移位寄存器單元，其中，所述第一控制單元具體包括第五晶體管T5，第五晶體管T5的柵極與所述上拉節點PU連接，第五晶體管T5的源極接收所述低電平信號，第五晶體管T5的漏極連接所述下拉節點ro。
[0022]上述的移位寄存器單元，其中，所述第二控制單元具體包括:
[0023]第六晶體管T6，所述第六晶體管T6的柵極與所述上拉節點PU連接，所述第六晶體管T6的源極接收所述低電平信號；
[0024]第四晶體管T4，所述第四晶體管T4的漏極接收所述高電平信號，所述第四晶體管T4的柵極連接所述第六晶體管T6的漏極，所述第四晶體管T4的源極連接到所述下拉節點PD；
[0025]第三控制單元，用于在復位階段和維持階段通過控制所述第四晶體管T4向所述下拉節點ro輸出高電平信號。
[0026]上述的移位寄存器單元，其中，所述第三控制單元具體包括:
[0027]第三電容結構C3，一端輸入所述高電平信號；
[0028]第八晶體管T8，第八晶體管T8的柵極接收復位控制信號，第八晶體管T8的源極連接第一電信號CN，第八晶體管T8的漏極連接所述第三電容結構的另一端；
[0029]第九晶體管T9，第九晶體管T9的柵極接收充電控制信號，第九晶體管T9的源極連接第二電信號CNB，第九晶體管T9的漏極連接所述第三電容結構的另一端;第一電信號CN為常高信號或常低信號，所述第二電信號CNB和第一電信號CN反相；
[0030]第七晶體管T7，第七晶體管T7的柵極連接所述第三電容結構的另一端，第七晶體管T7的源極接收第三電信號，第七晶體管T7的漏極連接所述第四晶體管T4的柵極；
[0031]所述第三電信號至少在復位階段起始時輸出高電平信號。
[0032]為實現上述目的，本發明實施例還公開了一種移位寄存器，由上述的移位寄存器單元級聯形成。
[0033]為實現上述目的，本發明實施例還公開了一種柵極驅動電路，包括上述的移位寄存器。
[0034]為實現上述目的，本發明實施例還公開了一種顯示裝置，包括上述的柵極驅動電路。
[0035]本發明實施例具有如下有益效果:
[0036]本發明具體實施例中，由下拉控制模塊在充電階段保證輸出到下拉節點中的信號為高電平或低電平信號，避免了高電平信號和低電平信號同時輸出到H)點而導致的下拉單元關閉不充分的問題，保證了移位寄存器單元的正常工作。同時，也避免了高電平信號到低電平信號之間的電路回路的形成所導致的瞬時大電流，降低了移位寄存器的功耗，保護了器件，提高了產品的壽命。
【附圖說明】
[0037]圖1表示現有的一種移位寄存器單元的結構示意圖；
[0038]圖2表示圖1所示的移位寄存器單元的部分信號的時序示意圖；
[0039]圖3表示本發明實施例的移位寄存器單元的結構示意圖；
[0040]圖4表示本發明實施例的設置第二電容模塊的移位寄存器單元的結構示意圖；
[0041]圖5表示本發明實施例的移位寄存器單元中的第一控制單元的結構示意圖；
[0042]圖6表示本發明實施例的移位寄存器單元中的第二控制單元的結構示意圖；
[0043]圖7表示本發明實施例的移位寄存器單元中的第三控制單元的結構示意圖；
[0044]圖8表示本發明實施例的移位寄存器單元采用N型晶體管的結構示意圖；
[0045]圖9表不圖8所不的移位寄存器單兀的時序不意圖；
[0046]圖10表示本發明實施例的移位寄存器單元采用P型晶體管的結構示意圖；
[0047]圖11表示本發明實施例的移位寄存器的結構示意圖。
【具體實施方式】
[0048]本發明具體實施例中，在充電階段保證輸出到下拉節點中的信號為高電平或低電平信號，以避免高電平信號和低電平信號同時輸出到ro點所導致的各種問題。
[0049]在對本發明實施例進行進一步詳細說明之前，先對本發明實施例涉及到的概念說明如下，以便于更好的理解本發明實施例。
[0050]以某一級移位寄存器單元為例，結合圖1和圖2所示，其工作過程一般包括如下的4個階段:
[0051]階段A(充電階段)，上一級輸出節點輸出高電平，通過對第一電容結構(又可稱之為自舉電