專利名稱：多位準記憶單元的操作方法及用其作儲存資料的集成電路的制作方法
技術領域：
本發明涉及一種半導體元件的操作方法，特別是涉及一種用于非揮發記憶體的多位準記憶單元(muUi-level cell, MLC)的操作方法。
技術背景在各種記憶體產品中，具有可進行多次資料的存入、讀取、抹除等動 作，且具有存入的資料在斷電后也不會消失的優點的非揮發性記憶體，已 成為個人電腦和電子設備所廣泛采用的一種記憶體元件。典型的非揮發性記憶體僅能夠儲存"0"和"1"兩種資料狀態，而為 一種單記憶單元單位元(1 bit/cel 1)儲存的記憶體。在^i2;fc^的資料時，會將 柵極電壓設于Vread,當Vread大于記憶體的臨界電壓(threshold voltage, Vt)時，會有電流流經記憶體的源極與漏極，則判鈔M凡態為l;當Vread小于 記憶體的臨界電壓時，沒有電流流經記憶體的源極與漏極，則判定此狀態 為0。近年來，隨著高密度的記憶體元件的發展，非揮發性記憶體的每一記 憶單元能夠儲存超過一位元，即所謂的多位準記憶體元件。此種記憶體每 單一記憶單元具有二位元以上的多位元資料儲存，如此可于相同的晶片面 積下增加其資料儲存的密度。為了在每一記憶單元內儲存二位元以上的資 料，每個記憶單元可被程序化為22階，即4階。在此，4階的臨界電壓分別 對應出00、 01、 10、 11的4種儲存狀態。然而，多位準記憶體元件的每一記憶單元在進行程序化時，無法精確 地控制注入的電子的數量，因此各個儲存狀態的記憶單元臨界電壓分布曲 線甚廣，而容易在讀取時發生誤判。而且，由于記憶單元的程序化操作通 常是以程序化時間長短來控制臨界電壓，因此并不容易精確地到達目標程 序4b臨界電壓(target programming Vt)。由于，上述的記憶單元操作的問題會影響元件效能，且會造成元件的 可靠度(reliability)降低。因此，如何改善此問題已成為業界積極發展的 課題之一。發明內容有鑒于此，本發明的目的就是在提供一種多位準記憶單元的梯作方法,能 夠有效改善先前技術的問題，以提高元件效能。本發明提出一種多位準記fc^元的才剩乍方法。此多^^隹i。It^元^i舌M、控制柵極、位于基底與控制柵極之間的一電荷儲存層，以及位于基底中的二源/漏極區。此操作方法包括(a)操作多位準記憶單元，至多位準記憶單 元的一臨界電壓大于預先程序化臨界電壓；以及(b)操怍多位準記憶單元至多 位準記憶單元的臨界電壓大于目標程序化臨界電壓、小于預先程序化臨界 電壓。依照本發明的實施例所述的多位準記憶單元的操作方法，上述的步驟 (a)的操作為一程序化操作。其中，此程序化操作可例如是，利用溝道熱電 子(CHE)注入法、FN電子注入法或雙邊偏壓(DSB)電子注入法來進行。依照本發明的實施例所述的多位準記憶單元的操作方法，上述的步驟 (c)的操作為一軟抹除操作。其中，此軟抹除操作可例如是，利用帶對帶熱 空穴(BTBHH)注入法、FN電子排除法或雙邊偏壓空穴注入法來進行。依照本發明的實施例所述的多位準記憶單元的操作方法，在步驟(a)之 后以及步驟(b)之前，更包括進行(c)進行一第一驗證步驟，若步驟(a)的臨 界電壓小于預先程序化臨界電壓則重復步驟(a)。上述的步驟(c)的第一驗 證步驟例如是，進行一讀取操作，由多位準記憶單元的讀取電壓，判斷步 驟(a)的臨界電壓是否大于預先程序化臨界電壓。依照本發明的實施例所述的多位準記憶單元的操作方法，在步驟(b)之 后，更包括(d)進行一第二驗證步驟，若步驟(b)的臨界電壓大于預先程 序化臨界電壓則重復步驟(b)，而若步驟(b)的臨界電壓小于目標程序化臨 界電壓則重復步驟(a) ~ (d)。上述的步驟(d)的第二驗證步驟例如是，進行 一讀取操作，由多位準記憶單元的讀取電壓，判斷步驟(b)的臨界電壓是否 大于目標程序化臨界電壓、小于預先程序化臨界電壓。依照本發明的實施例所述的多位準記憶單元的操作方法，上述的電荷 儲存層可例如是浮置柵極、電荷補陷層或納米晶粒層。本發明另提出一種使用多位準記憶單元作儲存資料的集成電路。此集 成電路包括半導體基底、多位準記憶單元陣列、偏壓調整狀態器以及電 路系統。其中，多位準記憶單元陣列耦接至半導體基底。偏壓調整狀態器 可用以操作陣列的多位準記憶單元，至多位準記憶單元的臨界電壓大于預 先程序化臨界電壓。電路系統耦接至陣列的多位準記憶單元，而電路系統 適用于在多個特定持續時間其中的一對應特定持續時間耦接電壓至一個或 更多個多位準記憶單元，其中在這些特定持續時間其中的對應特定持續時 間內具有可儲存在多位準記憶單元上的資料值其中的對應資料值。而且，電 路系統至少包括與陣列耦接的行解碼器與列解碼器，以及與行解碼器耦接 的感測放大器/資料輸入結構。其中，感測放大器/資料輸入結構用以操作 陣列的多位準記憶單元，至多位準記憶單元的該臨界電壓大于目標程序化臨界電壓、小于預先程序化臨界電壓。依照本發明的實施例所述的使用多位準記憶單元作儲存資料的集成電 路，上述行解碼器與列解碼器是用以讀取陣列的多位準記憶單元的電壓。依照本發明的實施例所述的使用多位準記憶單元作儲存資料的集成電 路，上述多位準記憶單元的電荷儲存層可例如是浮置柵極、電荷補陷層或 納米晶粒層。由于，本發明是先使記憶單元的臨界電壓大于預先程序化臨界電壓，然 后將記憶單元的臨界電壓搡作在預先程序化臨界電壓與目標程序化臨界電壓之間，如此可4吏記憶單元可精確地到達目標程序化臨界電壓(target programming Vt)。而且，本發明的方法可使各儲存狀態的記憶單元臨界電 壓分布范圍變窄，從而降低讀取時誤判的可能性。上述說明僅是本發明技術方案的概述，為了能夠更清楚了解本發明的 技術手段，而可依照說明書的內容予以實施，并且為了讓本發明的上述和 其他目的、特征和優點能夠更明顯易懂，以下特舉較佳實施例，并配合附 圖，詳細說明如下。
圖1為依照本發明的實施例所繪示的多位準記憶單元的示意圖。圖2為依照本發明的實施例所繪示的多位準記憶單元的操作方法流程圖。圖3A與圖3B繪示本發明的一實施例的多位準記憶單元的操作方法中 的程序化步驟與軟抹除步驟。圖4繪示本發明的多位準記憶單元的操作方法的程序化步驟期間，記 憶單元的臨界電壓隨時間的變化。圖5繪示本發明的多位準記憶單元的操作方法的軟抹除步驟期間，記 憶單元的臨界電壓隨時間的變化。圖6A與圖6B繪示本發明的另一實施例的多位準記憶單元的操作方法 中的程序化步驟與軟抹除步驟。圖7A與圖7B繪示本發明的又一實施例的多位準記憶單元的操作方法 中的程序化步驟與軟抹除步驟。圖8所繪示為本發明的實施例的多位準記憶單元集成電路的簡化方塊圖。102:基底 106:氮化硅層 110:控制柵極 114:漏極區 202、 204、 206、 208、 210:步驟Vd:漏極電壓 Vg.柵極電壓Vs:源極電壓具體實施方式
本發明的多位準記憶單元的操作方法所適用的記憶單元中的電荷儲存 層例如是浮置4冊極、電荷補陷(charge-trapping)層或納米晶粒 (nano-crystal)層。浮置閘的材質常為摻雜復晶硅，電荷補陷層的材質常 為氮化硅，納米晶粒層則包括位在一絕緣層中的許多分離的導體材料納米 晶粒。本實施例雖僅以使用電荷補陷層的記憶單元作說明，但具此領域中 通常知識者應可由本實施例的說明推知，本發明亦適用于使用浮置柵極或 納米晶粒層來儲存資料的非揮發性的多位準記憶單元。請參照圖1,其為依照本發明的實施例所繪示的多位準記憶單元的示意 圖。本實施例的記憶單元100包括P型的基底102，依序向上堆迭的底氧化 層104、作為電荷補陷層的氮《W圭層106、頂氧化層108與控制柵極110,以及 位在控制柵極110兩側的基底102中的N型的源極區112與漏極區114。此 外，以浮置柵極為電荷儲存層的記憶單元的一例，是將104、 106、 108這 三層替換成隧穿氧化層、多晶硅浮置柵極與閘間介電層而得者；以納米晶 粒層為電荷儲存層的記憶單元的一例，則是將106換成內含許多納米硅晶 粒的氧化硅層而得者。接下束說明本發明的多位準記憶單元的操作方法。以單記憶單元二位元 (2 bits/cell)儲存的多位準記憶單元為例，多位準記'lt^元中的00、 01、 10、 11 的4種儲存狀態，分別具有一預先程序化臨界電壓(pre-programming threshold voltage)以及一 目標程序'化臨界電壓(target programming threshold voltage),且每一儲存狀狀態的預先程序化臨界電壓比目標程 序化臨界電壓稍大，其二者差值約為0. 1~0. 5伏特。上述，多位準記憶單 元中的每一種儲存狀態的操作方式可如下所示。請參照圖2,其為依照本發明的實施例所繪示的多位準記憶單元的操作 方法流程圖。首先，使記憶單元的臨界電壓(Vt)大于預先程序化臨界電壓 (步驟202)。在步驟202中，可對記憶單元進行一程序化(program)操作，直 至記憶單元的臨界電壓大于預先程序化臨界電壓。接著，請繼續參照圖2，在步驟202之后，可進行第一驗證步驟(步驟 204)。上述，第一驗證步驟例如是，利用進行一讀取操作，并由記憶單元 的讀取電壓，來判斷步驟202的臨界電壓是否大于預先程序化臨界電壓。 在步驟204中，若記憶單元的臨界電壓大于預先程序化臨界電壓，則繼續 下一步驟；相反地，若記憶單元的臨界電壓小于預先程序化臨界電壓，則 重復步驟202。隨后，使記憶單元的臨界電壓大于目標程序化臨界電壓、小于預先程序化臨界電壓(步驟206)。在步驟206中，可對記憶單元進行一軟抹除 (soft-erasing)操作，直至記憶單元的臨界電壓大于目標程序化臨界電壓、小 于預先程序化臨界電壓。值得注意的是，在步驟206中可使臨界電壓往下 修正，而收斂到接近目標程序化臨界電壓。然后，請繼續參照圖2,在步驟206之后，可進行第二驗證步驟(步驟 208)。上述，第二驗證步驟例如是，利用進行一讀取操作，并由記憶單元的 讀取電壓，來判斷步驟206的臨界電壓是否介于預先程序化臨界電壓與目 標程序化臨界電壓之間。在步驟208中，若記憶單元的臨界電壓介于預先程 序化臨界電壓與目標程序化臨界電壓之間，則即可^tb^ft(步驟210)。相反 地，若記憶單元的臨界電壓大于預先程序化臨界電壓，則重復步驟206;而 若記憶單元的臨界電壓小于目標程序化臨界電壓，則重復步驟202 ~ 208。特別要說明的是，本發明的操作方法為，先使記憶單元的臨界電壓大 于預先程序化臨界電壓，然后再將記憶單元的臨界電壓操作在介于預先程 序化臨界電壓與目標程序化臨界電壓之間，如此可使記憶單元更為精確地 到達目標程序化臨界電壓。而且，本發明的方法亦可使各儲存狀態的記憶 單元臨界電壓分布范圍變窄，從而降低讀取時誤判的可能性。以下，列舉圖3A與圖3B的實施例詳細說明本發明的搡作方法中的程 序化操作以及軟抹除操作。請參照圖3A，其繪示本實施例的多位準記憶單元的操作方法中的程序 化步驟，其是利用雙邊偏壓(double side bias, DSB)電子注入法來進行。 此程序化步驟包括，在基底102上施加0V,在源極區112、漏極區114上 施加高于0V的源極電壓Vs 、漏極電壓Vd (=Vs),且在控制柵極110上施加 高于0V的柵極電壓Vg。其中，源極電壓Vs例如是4 6V，漏極電壓Vd例 如是4 6V，柵極電壓Vg例如是8 ~ 12V。源極電壓Vs、漏極電壓Vd的大 小足以在基底102中產生帶對帶熱空穴(band to band hot hole),從而產 生電子/空穴對，而控制柵極110上施加的柵極電壓Vg則可使電子注入電 荷儲存層中。接著，請參照圖4,其繪示本發明的多位準記憶單元的搡作方法的程序 化步驟期間，記憶單元的臨界電壓(V)隨時間(sec)的變化。此多位準記憶單 元具有對應4個位準的4個儲存狀態，而可儲存2位元的資料，其中位準 由高至低的第一至第四儲存態例如分別對應00、 01、 10、 ll的資料值。另 夕卜，圖4中的平行虛線是對應記憶單元中的儲存狀態的預先程序化臨界電 壓。由圖4可知，記憶單元可程序化至臨界電壓大于預先程序化臨界電壓。另外，請參照圖3B,其繪示本實施例的多位準記憶單元的操作方法中 的軟抹除步驟，其是利用雙邊偏壓空穴注入法來進行。J:b^^f^^驟^i舌,在基底102上施加0V,在源4 l區112、漏才及區114上施加高于OV的源才及電壓Vs、漏 極電壓Vd (=Vs)，且在控制柵極110上施加低于或等于0V的柵極電壓Vg。 其中，源極電壓Vs例如是4 ~ 6V,漏極電壓Vd例如是4 ~ 6V，柵極電壓Vg 例如是-5 ~ 0V。源極電壓Vs、漏極電壓Vd的大小足以在基底102中產生頻 帶隧穿熱空穴，乂人而產生電子/空穴對，而控制4冊極110上施加的柵極電壓 Vg則可使空穴注入電荷儲存層中。接著，請參照圖5，其繪示本發明的多位準記憶單元的搡作方法的軟抹 除步驟期間，記憶單元的臨界電壓隨時間的變化。此多位準記憶單元具有 對應4個位準的4個儲存狀態，而可儲存2位元的資料，其中位準由高至 低的第一至第四儲存態例如分別對應00、 01、 10、 ll的資料值。另外，圖 5中的二平行虛線(--)、(-.-)是分別對應記憶單元中的儲存狀態的預 先程序化臨界電壓與目標程序化臨界電壓。由圖5可知，記憶單元可軟抹 除至臨界電壓介于預先程序化臨界電壓與目標程序化臨界電壓之間，而收 斂至到接近目標程序化臨界電壓。另外，在本發明的操作方法中，可利用溝道熱電子(CHE)注入法進行步 驟202的程序化操作，以及利用帶對帶熱空穴(BTBHH)注入法進行步驟206 的軟抹除操作。請參照圖6A，其是繪示本實施例的多位準記憶單元的操作方法中的程 序化步驟，其是利用溝道熱電子注入法來進行。此程序化搡作例如是，在 基底102上施加0V，在源極區112上施加0V，在漏極區114上施加高于0V 的漏極電壓Vd，其例如是4 ~ 6V左右，且在控制柵極110上施加高于0V的 柵極電壓Vg，其例如是8 12V左右，以所產生的電子由源極區112注入電 荷儲存層中。另外，請參照圖6B，其是繪示本實施例的多位準記憶單元的 操作方法中的軟抹除步驟，其是利用帶對帶熱空穴注入法來進行。此軟抹 除操作例如是，在基底102上施加0V,在源極區112上施加0V,在漏極區 114上施加高于0V的漏極電壓Vd，其例如是4 ~ 6V左右，且在控制柵極110 上施加低于0V的柵極電壓Vg，其例如是-12~-6V左右，以所產生的空穴 由漏極區114注入電荷儲存層中。此外，在本發明的操作方法中，對以浮置柵極為電荷儲存層的記憶單 元而言，還可利用FN電子注入法進行步驟202的程序化操作，以及利用FN 電子排除法進行步驟206的軟抹除操作。請參照圖7A，其是繪示本實施例的多位準記憶單元的操作方法中的程 序化步驟，其是利用FN電子注入法來進行。此程序化操作例如是，在基底 102上施加0V，在源極區112上施加0V,在漏極區114上施加0V,且在控 制柵極110上施加高于0V的柵極電壓Vg，其例如是14-20V左右，引發 FN隧穿效應，致使電子注入電荷儲存層(浮置柵極)中。另外，請參照圖7B，其是繪示本實施例的多位準記憶單元的操作方法中的軟抹除步驟，其是利用
FN電子排除法來進行。此軟抹除操作例如是，在基底102上施加0V,在源 極區112上施加OV,在漏極區114上施加OV,且在控制柵極110上施加低 千OV的柵極電壓Vg,其例如是-20~-14V左右，引發FN隧穿效應，致使 電子由電荷儲存層(浮置柵極)注入基底102中。
圖8所繪示為本發明的實施例的多位準記憶單元集成電路的簡化方塊圖。
請參照圖8,集成電路850包括位于半導體基底上的多位準記憶單元陣 列800。另外，集成電路850還包括列解碼器801與行解碼器803。其中，列 解碼器801是與多數條字線802耦合，并沿著記憶陣列800中的橫列而設 置。行解碼器803是與多數條位線804耦合，并沿著記憶陣列800中的縱 行而設置。列解碼器801與行解碼器803是用以讀取陣列800的多位準記 憶單元的電壓。位址訊號則經由匯流排805提供給行解碼器803及列解碼 器801。另外，在方塊806中的感應放大器/輸入資料結構則經由匯流排807 耦接至行解碼器803。資料是由集成電路850上的輸入/輸出埠或其他內部/ 外部資料來源，經由資料輸入線811，傳至方塊806中的資料輸入結構；而 資料也可由方塊806中的感測放大器經由資料輸出線815 ，輸出至集成電路 上的輸出/輸入埠或其他內部/外部資料終端。偏壓調整狀態器809是用以 控制偏壓設定量，以提供偏壓值808，以抹除與寫入驗證電壓，同時負責寫 入、^未除與讀取，以增加電荷。而且，偏壓調整狀態器809可用以操作陣 列800的多位準記憶單元，至多位準記憶單元的臨界電壓大于預先程序化 臨界電壓，亦即是進行程序化操作。感測放大器/資料輸入結構806用以操 作陣列800的多位準記憶單元，至多位準記憶單元的臨界電壓大于目標程 序化臨界電壓、小于預先程序化臨界電壓.，亦即是進行軟抹除操作。其中， 使多位準記憶單元陣列800進行程序化操作可利用CHE注入法、FN電子注 入法或DSB電子注入法來進行；使多位準記憶單元陣列800進行軟抹除操 作可利用BTBHH注入法、FN電子排除法或DSB空穴注入法來進行。
由上述可知，本發明的操作方法可使記憶單元可精確地到達目標程序 化臨界電壓。而且，本發明的方法可使各儲存狀態的記憶單元臨界電壓分 布范圍變窄，從而降低讀取時誤判的可能性。
以上所述，僅是本發明的較佳實施例而已，并非對本發明作任何形式上 的限制，雖然本發明已以較佳實施例揭露如上然而并非用以P艮定本發明，任何 熟悉本專業的技術人員，在不脫離本發明技術方案范圍內，當可利用上述揭 示的技術內容作出些許更動或修飾為等同變化的等效實施例，但凡是未脫 離本發明技術方案的內容，依據本發明的技術實質對以上實施例所作的任 何簡單修改、等同變化與修飾，均仍屬于本發明技術方案的范圍內。
權利要求
1. 一種多位準記憶單元的操作方法，該多位準記憶單元包括一基底、一控制柵極、位于該基底與該控制柵極之間的一電荷儲存層，以及位于該基底中的二源極/漏極區，其特征在于該操作方法包括(a)操作該多位準記憶單元，至該多位準記憶單元的一臨界電壓大于一預先程序化臨界電壓；以及(b)操作該多位準記憶單元，至該多位準記憶單元的該臨界電壓大于一目標程序化臨界電壓、小于該預先程序化臨界電壓。
2、 根據權利要求1所述的多位準記憶單元的操作方法，其特征在于其 中所述的步驟(a)的操作為 一程序化操作。
3、 根據權利要求2所述的多位準記憶單元的操作方法，其特征在于其 中所述的程序化操作為利用溝道熱電子注入法來進行。
4、 根據權利要求2所述的多位準記憶單元的操作方法，其特征在于其 中所述的程序化才喿作為利用FN電子注入法來進行。
5、 根據權利要求2所述的多位準記憶單元的操作方法，其特征在于其 中所述的程序化操作為利用雙邊偏壓電子注入法來進行。
6、 根據權利要求1所述的多位準記憶單元的操作方法，其特征在于其 中所述的步驟(b)的操作為 一軟抹除操作。
7、 根據權利要求6所述的多位準記憶單元的操作方法，其特征在于其 中所述的軟^沐除搮:作為利用帶對帶熱空穴注入法來進行。
8、 根據權利要求6所述的多位準記憶單元的操作方法.其特征在于其 中所述的軟抹除操作為利用FN電子排除法來進行。
9、 根據權利要求6所述的多位準記憶單元的操作方法，其特征在于其 中所述的軟抹除操作為利用雙邊偏壓空穴注入法來進行。
10、 根據權利要求1所述的多位準記憶單元的操作方法，其特征在于 其中所述的在步驟(a)之后以及步驟(b)之前，更包括(c)進行一第一驗證 步驟，若步驟(a)的該臨界電壓小于該預先程序化臨界電壓則重復步驟(a)。
11、 根據權利要求IO所述的多位準記憶單元的操作方法，其特征在于 其中所述的步驟(c)的該第一驗證步驟包括進行一讀取操作，由該多位準 記憶單元的讀取電壓，判斷步驟(a)的該臨界電壓是否大于該預先程序化臨 界電壓。
12、 根據權利要求IO所述的多位準記憶單元的操作方法，其特征在于 其中所述的在步驟(b)之后，更包括(d)進行一第二驗證步驟，若步驟(b) 的該臨界電壓大于該預先程序化臨界電壓則重復步驟(b)，而若步驟(b)的 該臨界電壓小于該目標程序化臨界電壓則重復步驟(a) ~ (d)。
13、 根據權利要求12所述的多位準記憶單元的操作方法，其特征在于 其中所述的步驟(d)的該第二驗證步驟包括進行一讀取操作，由該多位準 記憶單元的讀取電壓，判斷步驟(b)的該臨界電壓是否大于該目標程序化臨 界電壓、小于該預先程序化臨界電壓。
14、 根據權利要求1所述的多位準記憶單元的操作方法，其特征在于 其中所述的電荷儲存層為 一浮置柵極。
15、 根據權利要求1所述的多位準記憶單元的操作方法，其特征在于 其中所述的電荷儲存層為一電荷補陷層。
16、 根據權利要求1所述的多位準記憶單元的操作方法，其特征在于 其中所述的電荷儲存層為一納米晶粒層。
17、 —種使用多位準記憶單元作儲存資料的集成電路，其特征在于包括一半導體基底；一多位準記憶單元陣列，耦接至該半導體基底； 一偏壓調整狀態器，可用以操作該陣列的多位準記憶單元，至多位準 記憶單元的一臨界電壓大于一預先程序化臨界電壓；以及一電路系統，耦接至該陣列的多位準記憶單元，而該電路系統適用于在多個特定持續時間其中的一對應特定持續時間耦接電壓至一個或更多個該 多位準記憶單元，其中在該些特定持續時間其中的每一該些對應特定持續 時間內具有可儲存在該多位準記憶單元上的該些資料值其中的一對應資料 值，且該電路系統至少包括與該陣列耦接的一行解碼器與一列解碼器，以及 與該行解碼器耦接的一感測放大器/資料輸入結構，其中該感測放大器/資 料輸入結構，用以操作該陣列的多位準記憶單元，至多位準記憶單元的該 臨界電壓大于一目標程序化臨界電壓、小于該預先程序化臨界電壓。
18、 根據權利要求17所述的使用多位準記憶單元作儲存資^^M^5各，記憶單元的電壓。
19、 根據權利要求17所述的使用多位準記憶單元作儲存資料的集成電 路，其特征在于其中所述的多位準記憶單元的電荷儲存層為 一浮置柵極。
20、 根據權利要求17所述的使用多位準記憶單元作儲存資料的集成電 路，其特征在于其中所述的多位準記憶單元的電荷儲存層為一電荷補陷層。
21、 根據權禾J^求17所述的使用多位準記憶單元作儲存資料的集成電 路，其特征在于其中所述的多位準記憶單元的電荷儲存層為一納米晶粒層。
全文摘要
本發明是有關一種多位準記憶單元的操作方法。該方法包括(a)操作多位準記憶單元，至多位準記憶單元的一臨界電壓大于預先程序化臨界電壓；以及(b)操作多位準記憶單元，至多位準記憶單元的臨界電壓大于目標程序化臨界電壓、小于預先程序化臨界電壓。另外，在步驟(a)與步驟(b)之間，可進一步包括，(c)進行第一驗證步驟，若臨界電壓小于預先程序化臨界電壓則重復步驟(a)。此外，在步驟(b)之后，還可包括(d)進行第二驗證步驟，其中若臨界電壓大于預先程序化臨界電壓則重復步驟(b)，而若臨界電壓小于目標程序化臨界電壓則重復步驟(a)～(d)。本發明可使記憶單元精確地到達目標程序化臨界電壓，還可降低讀取時誤判的可能性。
文檔編號G11C16/26GK101236782SQ200710002768
公開日2008年8月6日 申請日期2007年1月30日 優先權日2007年1月30日
發明者吳昭誼, 郭明昌 申請人:旺宏電子股份有限公司