具備改良時序控制的電路模塊的制作方法

本發明是關于一種具備改良時序控制的電路模塊，且特別是關于一種包含一控制電路、一功能電路、一主要輔助電路與一附加輔助電路的電路模塊，例如是一個包含存儲單元的存儲模塊；其中，控制電路可依據一第一節點的響應特性(例如電壓由某一位準改變至另一位準所需的時間)控制功能電路的運行時序，主要輔助電路致能時可在該第一節點與一基礎節點間提供一或多條主要導電路徑，附加輔助電路致能與失能時可在該第一節點與該基礎節點間提供或不提供一或多附加導電路徑；當控制電路控制該功能電路的運行時序時，主要輔助電路可致能，附加輔助電路可依據一模式信號是否為一第一模式位準而失能或致能；主要輔助電路及/或附加輔助電路可以包含一或多個改造存儲單元(modifiedmemory?cell)。

背景技術：

1、各種電路模塊，例如硅智財(silicon?intellectual?property)或存儲模塊等等，是集成電路的重要基礎構筑方塊。電路模塊內設有一或多個內部功能電路，并在一時鐘的觸發下產生一或多個內部時序信號以控制此一或多個功能電路的運行時序。

技術實現思路

1、為了兼顧功耗與效能，本發明電路模塊可切換運行于不同的模式，例如說是高時鐘高電壓的高效能模式與低時鐘低電壓的低功耗模式，并因應不同模式適應性地動態調整內部功能電路的運行時序。

2、本發明的目的之一是提供一種具備改良時序控制的電路模塊(例如10，圖1a或圖2)。該電路模塊可包含一功能電路(例如40，圖1a或圖2)、一控制電路(例如20，圖1a或圖2)、一主要輔助電路(例如210、310或910，圖2、圖3a或圖9)與一附加輔助電路(例如220、320、420或820，圖2、圖3a、圖4a或圖8a)。該控制電路可耦接于該功能電路與一第一節點(例如n1，圖1a或圖2)之間，該主要輔助電路可耦接該第一節點，該附加輔助電路可耦接該第一節點與一模式信號(例如dvs_sa_relax，圖1a或圖2)。該控制電路可依據該第一節點的響應特性控制該功能電路的運行時序。該主要輔助電路致能時可于該第一節點與一基礎節點(例如n0，圖1a或圖2)間提供一或多條主要導電路徑，失能時則可不再提供該一或多條主要導電路徑。該附加輔助電路致能時可于該第一節點與該基礎節點間提供一或多條附加導電路徑，失能時則可不再提供該一或多條附加導電路徑。當該控制電路依據該第一節點的響應特性控制該功能電路的運行時序時，該主要輔助電路致能，該附加輔助電路依據該模式信號為一第一模式位準(例如v1，圖1b)或一第二模式位準(例如v0，圖1b)而失能或致能。

3、一實施例中(例如圖1a或圖2)，該電路模塊更可包含一或多條字元線(例如wl[1]至wl[i])、一或多條位元線(例如bl[1]至bl[i']與bl'[1]至bl'[i'])、一或多個存儲單元(例如c[1,1]至c[i,i'])、一追隨字元線(例如twl)、一追隨位元線(例如tbl)，以及一或多個追隨存儲單元(例如tc[1]至tc[i])。各該存儲單元(例如c[i,i'])可耦接于該一或多條字元線的其中之一(例如wl[i])與該一或多條位元線的其中之一(例如bl[i'])。各該追隨存儲單元(例如tc[i])可耦接于該追隨位元線與該一或多條字元線的其中之一(例如wl[i])。該第一節點更可耦接該追隨位元線。該功能電路可包含一或多個感測放大器(例如sa[1]至sa[j])，各該感測放大器依據該運行時序感測該一或多條位元線之一的電壓。

4、一實施例中(例如圖3c)，該控制電路可在該追隨字元線被驅動時(例如tc0后)依據該第一節點的響應特性控制該功能電路的運行時序。

5、一實施例中(例如圖3a與圖3b)，該主要輔助電路(例如310，圖3a)可包含一或多個第一改造存儲單元(例如h[1,1]至h[k,k'])。各該第一改造存儲單元(例如h[k,k']，圖3b)可包含一閘通(pass-gate)晶體管(例如gd31[k,k'])與一數據晶體管(例如d31[k,k'])。該數據晶體管可包含一數據受控端與兩數據通道端(例如柵極、漏極與源極)，該閘通晶體管可包含一閘通受控端與兩閘通通道端(例如柵極、漏極與源極)。其中，該兩閘通通道端與該兩數據通道端可串接于該第一節點與該基礎節點之間；并且，該閘通受控端與該數據受控端的其中之一可耦接該追隨字元線，另一則可耦接一供應電壓(例如vcc)。

6、一實施例中(例如圖3a)，該附加輔助電路(例如320，圖3a)可包含一前級晶體管(例如l31)與一后級晶體管(例如l32)。該前級晶體管可包含一前級受控端與兩前級通道端(例如柵極、漏極與源極)，該后級晶體管可包含一后級受控端與兩后級通道端(例如柵極、漏極與源極)。該兩前級通道端與該兩后級通道端可串接于該第一節點與該基礎節點之間；該前級受控端與該后級受控端的其中之一可耦接該模式信號，另一則可耦接該追隨字元線。

7、一實施例中(例如圖3a)，該附加輔助電路更可包含一反相器(例如l33，圖3a)，該前級受控端與該后級受控端的該其中之一是經由該反相器耦接該模式信號。

8、一實施例中(例如圖4a與圖4b)，該附加輔助電路(例如420，圖4a)可包含一或多個第二改造存儲單元(例如u[1,1]至u[q,q']，圖4a)。各該第二改造存儲單元(例如u[q,q']，圖4b)可包含一閘通晶體管(例如gd41[q,q'])與一數據晶體管(d41[q,q'])。該數據晶體管可包含一數據受控端與兩數據通道端(例如柵極、漏極與源極)，該閘通晶體管可包含一閘通受控端與兩閘通通道端(例如柵極、漏極與源極)。該兩閘通通道端與該兩數據通道端可串接于該第一節點與該基礎節點之間，該閘通受控端與該數據受控端的其中之一可耦接該模式信號，另一則耦接該追隨字元線。

9、一實施例中(例如圖4a與圖4b)，該附加輔助電路更可包含一反相器(例如l41)，且該閘通受控端與該數據受控端的該其中之一是經由該反相器耦接該模式信號。

10、一實施例中(例如圖5、圖6a或圖7a)，該電路模塊更包含一調校負載(例如550或650，圖5或圖6a)與一調校開關電路(例如560、660或760，圖5、圖6a或圖7a)。該調校開關電路可耦接于該調校負載與該第一節點之間，并可依據一調校控制信號(例如sc1)控制是否將該調校負載導通至該第一節點。

11、一實施例中(例如圖6a或圖7a)，該調校負載可包含至少一附加位元線(例如abl)以及一或多個附加存儲單元(例如ac[1]至ac[i])。其中，各該附加存儲單元(例如ac[i])可耦接于該附加位元線與該一或多條字元線的其中之一(例如wl[i])，且該調校開關電路是于該附加位元線耦接該調校負載。

12、一實施例中(例如圖6a或圖7a)，該調校開關電路(例如660或760)可包含一主開關(例如ss1)。該主開關可耦接于該第一節點與該調校負載之間，并包含一主開關控制端(例如n8或n10，圖6a或圖7a)；當該主開關控制端的邏輯值為一第一邏輯值(例如邏輯1)時，該主開關可將該調校負載導通至該第一節點；當該主開關控制端的邏輯值為一第二邏輯值(例如邏輯0)時，該主開關則不將該調校負載導通至該第一節點。

13、一實施例中(例如圖6a或圖7a)，該調校開關電路(例如660或760)更可包含一附加開關(例如ss2)，耦接于該主開關控制端、該調校負載與一供應電壓(例如vcc)之間。當該主開關控制端的邏輯值為該第二邏輯值時，該附加開關可將該調校負載導通至該供應電壓；當該主開關控制端的邏輯值為該第一邏輯值時，該附加開關則不將該調校負載導通至該供應電壓。

14、一實施例中(例如圖7a)，該調校開關電路(例如760)更可包含一調校邏輯電路(例如770)。該調校邏輯電路可包含一第一邏輯輸入端(例如n1)、一第二邏輯輸入端(例如n8)與一邏輯輸出端(例如n10)，分別耦接該第一節點、該調校控制信號與該主開關控制端。

15、一實施例中(例如圖7a與圖7b)，該調校邏輯電路可依據該第一邏輯輸入端的電壓是否大于一調校邏輯反轉點(trip?point)位準(例如vp_l72，圖7b)判斷該第一邏輯輸入端的邏輯值為該第一邏輯值或該第二邏輯值，并可依據該第一邏輯輸入端與該第二邏輯輸入端的邏輯值決定該邏輯輸出端的邏輯值。該控制電路則可依據該第一節點的電壓是否大于一控制邏輯反轉點位準(例如vp_20，圖7b)判斷該第一節點的邏輯值為該第一邏輯值或該第二邏輯值。并且，該調校邏輯反轉點位準與該控制邏輯反轉點位準相異。

16、一實施例中(例如圖7b)，該調校邏輯反轉點位準高于該控制邏輯反轉點位準。

17、一實施例中(例如圖7a)，該調校邏輯電路更可包含一個雙輸入與非門(例如l72)與一反相器(例如l73)。

18、一實施例中(例如圖7b)，該第一節點的響應特性可相關于該第一節點的電壓由一初始位準(例如v31)改變至一參考位準(例如vp_20)的期間(例如ti3)。在該初始位準與該參考位準之間可存在一中間位準(例如vp_l72)。當該調校開關電路依據該調校控制信號控制是否將該調校負載導通至該第一節點時，該調校開關電路是在該第一節點的電壓由該初始位準改變至該中間位準的期間(例如ti1)依據該調校控制信號是否為一第一邏輯值(例如邏輯1)控制是否將該調校負載導通至該第一節點。在該第一節點的電壓由該中間位準改變至該參考位準的期間(例如ti2)，該調校開關電路可停止將該調校負載導通至該第一節點，無論該調校控制信號是否為該第一邏輯值。

19、一實施例中(例如圖7b)，該第一節點的響應特性可相關于該第一節點的電壓由一初始位準(例如v31)改變至一參考位準(例如vp_20)的一期間(例如ti3)。當該調校開關電路依據該調校控制信號控制是否將該調校負載導通至該第一節點時，該調校開關電路是在該期間的一第一部分(例如ti1)依據該調校控制信號是否為一第一邏輯值控制是否將該調校負載導通至該第一節點。在該期間的一第二部分(例如ti2)，該調校開關電路可停止將該調校負載導通至該第一節點，無論該調校控制信號是否為該第一邏輯值。

20、一實施例中(例如圖1a與圖1b)，該電路模塊可由一供應電壓(例如vcc，圖1a)供電。當該供應電壓之值為一第一電壓值(例如vcc1，圖1b)時，該模式信號可為該第一模式位準；當該供應電壓之值為一第二電壓值(例如vcc0，圖1b)時，該模式信號可為該第二模式位準。其中，該第一電壓值與該第二電壓值可以是相異的；例如，第一電壓值可以低于該第二電壓值。

21、一實施例中(例如圖1a與圖1b)，該電路模塊可由一時鐘(例如ck1，圖1a)觸發。當該時鐘的周期為一第一周期值時(例如t1，圖1b)，該模式信號可為該第一模式位準；當該時鐘的周期為一第二周期值(例如t0，圖1b)時，該模式信號可為該第二模式位準，并且，該第一周期值與該第二周期值可以是相異的；例如，該第一周期值可以大于該第二周期值。

22、一實施例中(例如圖3c)，當該模式信號維持該第一模式位準時，該第一節點的電壓由一初始位準(例如v31)改變至一參考位準(例如v30)的時間為一第一時間值(例如t11)；當該模式信號維持該第二模式位準時，該第一節點的電壓由該初始位準改變至該參考位準的時間為一第二時間值(例如t00)。該運行時序可關聯于一時序參數，該時序參數的一容限可涵蓋一第二容限值與一第一容限值，該第二容限值可相關(例如正相關)于該第二時間值，該第一容限值可相關(例如正相關)于該第一時間值。

23、本發明的目的之一是提供一種可使一電路模塊(例如10，圖1a或圖2)具備改良時序控制的方法。該電路模塊可包含一功能電路(例如40，圖1a或圖2)、一控制電路(例如20，圖1a或圖2)、一主要輔助電路(例如210、310或910，圖2、圖3a或圖9)與一附加輔助電路(例如220、320、420或820，圖2、圖3a、圖4a或圖8a)。該控制電路可耦接于該功能電路與一第一節點(例如n1，圖1a或圖2)之間，該主要輔助電路可耦接該第一節點，該附加輔助電路可耦接該第一節點與一模式信號(例如dvs_sa_relax，圖1a或圖2)。該主要輔助電路致能時可于該第一節點與一基礎節點(例如n0，圖1a或圖2)間提供一或多條主要導電路徑，失能時則可不再提供該一或多條主要導電路徑。該附加輔助電路致能時可于該第一節點與該基礎節點間提供一或多條附加導電路徑，失能時則可不再提供該一或多條附加導電路徑。該方法可包含：使該控制電路依據該第一節點的響應特性控制該功能電路的運行時序；當使該控制電路依據該第一節點的響應特性控制該功能電路的運行時序時，使該主要輔助電路致能，并依據該模式信號是否為一第一模式位準(例如v1，圖1b)使該附加輔助電路而失能或致能。

24、為了對本發明的上述及其他方面有更佳的了解，下文特舉實施例，并配合所附圖式詳細說明如下：