標準單元存儲器及芯片的制作方法

本發明屬于數字集成電路設計，特別是涉及一種標準單元存儲器及芯片。

背景技術：

1、隨著物聯網應用的發展，對芯片低功耗的應用需求不斷增加，超低工作電壓設計成為一類新興的低功耗設計方案，通過降低工作電壓來降低芯片功耗。常見的字線充放電結構的靜態隨機存取存儲器(sram)，因最低工作電壓高于其他數字電路，無法更進一步降低工作電壓。為了解決該技術問題，提出了基于標準單元設計的存儲器，即，標準單元存儲器(scm)；相比常規sram類設計，scm可基于標準邏輯工藝設計，能夠提供更低工作電壓和更低功耗；但是，隨著設計容量增大，信號負載增大，導致動態功耗增大，不利于實現低功耗。

2、應該注意，上面對技術背景的介紹只是為了方便對本發明的技術方案進行清楚、完整的說明，并方便本領域技術人員的理解而闡述的。不能僅僅因為這些方案在本發明的背景技術部分進行了闡述而認為上述技術方案為本領域技術人員所公知。

技術實現思路

1、鑒于以上所述現有技術的缺點，本發明的目的在于提供一種標準單元存儲器及芯片，用于解決現有標準單元存儲器隨著設計容量增大存在動態功耗增大的問題。

2、為實現上述目的及其他相關目的，本發明提供一種標準單元存儲器，所述標準單元存儲器包括：

3、輸入鎖存模塊，用于在時鐘信號的有效跳變沿分別對源使能信號、地址信號和數據信號進行鎖存后輸出；

4、地址譯碼控制模塊，接收所述源使能信號和所述地址信號，并基于所述源使能信號和所述地址信號生成寫入使能信號和讀出使能信號，其中，所述寫入使能信號包括若干行選寫使能位，并且，偶數行的行選寫使能位和奇數行的行選寫使能位的有效電位相反；

5、數據存儲模塊，包括若干第一存儲單元和若干第二存儲單元，兩者基于棋盤格圖形排布成存儲陣列，同一行中各存儲單元的使能端經外部反相器級聯并接收相應行選寫使能位，同一列中各存儲單元的數據端經內部反相器級聯并接收所述數據信號中的相應數據位，以基于相應行選寫使能位將所述數據信號中的各數據位分別存儲至相應行的各存儲單元中，其中，所述第一存儲單元和所述第二存儲單元的存儲控制方式相反；

6、數據讀出模塊，包括若干列讀出單元，與所述存儲陣列中的各列一一對應，各列讀出單元接收所述讀出使能信號，并在所述讀出使能信號的控制下，通過分層讀出方式讀取相應行的各存儲單元中的數據位。

7、可選地，所述地址譯碼控制模塊包括：

8、地址譯碼單元，接收所述地址信號，并對所述地址信號進行譯碼生成所述讀出使能信號，其中，所述讀出使能信號包括若干行選讀使能位；

9、寫入使能單元，包括若干第一使能生成部和若干第二使能生成部，兩者按行間隔排布并執行相反邏輯運算；各使能生成部與各行選讀使能位一一對應并接收所述源使能信號，以通過對所述源使能信號和相應行選讀使能位執行相應邏輯運算生成相應行選寫使能位。

10、可選地，所述地址譯碼單元包括熱碼譯碼器。

11、可選地，偶數行的行選寫使能位的有效電位為高電位，奇數行的行選寫使能位的有效電位為低電位；其中，所述第一使能生成部包括二輸入與門，所述第二使能生成部包括二輸入與非門。

12、可選地，所述第一存儲單元基于與或非單元實現，所述第二存儲單元基于或與非單元實現；其中，所述第一存儲單元在使能端接高電位時進行數據存儲，所述第二存儲單元在使能端接低電位時進行數據存儲。

13、可選地，所述第一存儲單元包括第一與或非單元、第二與或非單元和第一內部反相器；所述第一與或非單元的第一輸入端經所述第一內部反相器連接所述第二與或非單元的第一輸入端并作為所述第一存儲單元的第一數據端，所述第一與或非單元的第二輸入端連接所述第二與或非單元的第二輸入端并作為所述第一存儲單元的使能端，所述第一與或非單元的第三輸入端連接所述第二與或非單元的輸出端，所述第一與或非單元的輸出端作為所述第一存儲單元的第一輸出端，所述第二與或非單元的第一輸入端作為所述第一存儲單元的第二數據端，所述第二與或非單元的第三輸入端連接所述第一與或非單元的輸出端，所述第二與或非單元的輸出端作為所述第一存儲單元的第二輸出端。

14、可選地，所述第二存儲單元包括第一或與非單元、第二或與非單元和第二內部反相器；所述第一或與非單元的第一輸入端經所述第二內部反相器連接所述第二或與非單元的第一輸入端并作為所述第二存儲單元的第一數據端，所述第一或與非單元的第二輸入端連接所述第二或與非單元的第二輸入端并作為所述第二存儲單元的使能端，所述第一或與非單元的第三輸入端連接所述第二或與非單元的輸出端，所述第一或與非單元的輸出端作為所述第二存儲單元的第一輸出端，所述第二或與非單元的第一輸入端作為所述第二存儲單元的第二數據端，所述第二或與非單元的第三輸入端連接所述第一或與非單元的輸出端，所述第二或與非單元的輸出端作為所述第二存儲單元的第二輸出端。

15、可選地，偶數列的各存儲單元和奇數列的各存儲單元的輸出方式相反，其中，偶數列的各存儲單元采用正值輸出方式，奇數列的各存儲單元采用反值輸出方式；正值輸出方式中，所述第一存儲單元的第一輸出端作為反相輸出端且第二輸出端作為正相輸出端，所述第二存儲單元的第一輸出端作為正相輸出端且第二輸出端作為反相輸出端；反值輸出方式中，所述第一存儲單元的第一輸出端作為正相輸出端且第二輸出端作為反相輸出端，所述第二存儲單元的第一輸出端作為反相輸出端且第二輸出端作為正相輸出端。

16、可選地，所述列讀出單元包括起始層級讀出部、至少一個偶數層級讀出部和至少一個奇數層級讀出部，各層級讀出部級聯，并且，所述偶數層級讀出部和所述奇數層級讀出部間隔設置；其中，所述列讀出單元的分層級數由所述讀出使能信號的位寬決定。

17、可選地，所述起始層級讀出部包括第一組合邏輯單元和第二組合邏輯單元中的至少一種，所述第一組合邏輯單元包括兩個二輸入與門和一個二輸入或非門，所述第二組合邏輯單元包括三個二輸入與門和一個三輸入或非門，其中，各組合邏輯單元的個數由所述起始層級讀出部的輸入位寬決定。

18、可選地，所述偶數層級讀出部包括二輸入或非門、三輸入或非門和四輸入或非門中的至少一種，其中，各或非門的個數由所述偶數層級讀出部的輸入位寬決定。

19、可選地，所述奇數層級讀出部包括二輸入與非門、三輸入與非門和四輸入與非門中的至少一種，其中，各與非門的個數由所述奇數層級讀出部的輸入位寬決定。

20、可選地，所述列讀出單元的分層級數為奇數時，所述列讀出單元從相應列的各存儲單元的反相輸出端讀取相應數據位；所述列讀出單元的分層級數為偶數時，所述列讀出單元從相應列的各存儲單元的正相輸出端讀取相應數據位。

21、本發明還提供一種芯片，所述芯片包括：如上任意一項所述的標準單元存儲器。

22、如上所述，本發明的標準單元存儲器及芯片，通過輸入鎖存模塊、地址譯碼控制模塊、數據存儲模塊和數據讀出模塊的設計，利用棋盤格方式進行數據存儲并采用級聯反相器方式進行信號傳遞，能夠改善級聯輸入信號的質量，減小信號負載，從而達到減小瞬態導通電流和動態功耗的效果，通過分層讀出方式進行數據讀出，降低了讀出邏輯延遲。本發明由標準單元設計，可基于標準單元庫最小工作電壓工作，從而減小工作所需功耗，適用于低功耗應用場景；本發明相比常規sram存儲器，能夠減少掩模版投入，從而減少產品成本。