一種HBM存儲器系統、電子設備及高帶寬接口設計方法與流程

本技術屬于集成電路設計領域，尤其涉及一種hbm存儲器系統、電子設備及高帶寬接口設計方法。

背景技術：

1、當今，由于許多的應用都需要大的帶寬，如高性能計算(hpc)、以太網、圖形存儲器(gpu)等。而且，由于大數據的積聚、理論算法的革新、計算能力的提升及網絡設施的演進，使得持續積累了半個多世紀的人工智能產業又一次迎來革命性的進步，人工智能的研究和應用進入全新的發展階段。在人工智能計算中，處理的過程參數量很大，內存需具備大存儲容量、高帶寬、低延時的訪存能力。3d堆疊hbm存儲器可以通過硅通孔(tsv)技術將多層存儲器進行堆疊，實現容量和帶寬的倍增。

2、然而，根據jedec標準，hbm存儲器沒有verfdq電源端口，當輸入信號受到外部噪聲或者擺幅波動影響時，會導致端口速率降低，減小芯片數據傳輸的帶寬。當前的解決方案為采用片上vrefdq電源方案，在hbm存儲器芯片內部設計verfdq電源，在dq數據信號接收端口采用verfdq對dq信號進行對比，并將信號放大輸出。但就當前采用片上vrefdq電源方案來說，其抗干擾能力較弱，一方面，當dq引腳輸入信號出現噪聲時，且噪聲幅度較大時，可能導致原本輸入的高電平被識別成低電平，或者輸入的低電平被識別成高電平，造成數據傳輸錯誤；另一方面，數據從hbm控制器傳輸到dram存儲器芯片時，采用的是非全擺幅的模擬信號，而且信號中心點位置都有可能變化，而內部的vrefdq電源為固定值，同樣可能導致原本輸入的高電平被識別成低電平，或者輸入的低電平被識別成高電平，造成數據傳輸錯誤。

3、因此，現有的dq數據信號接收端口具有易受外部噪聲和信號擺幅波動影響導致數據傳輸的準確性降低的問題。

技術實現思路

1、本技術的目的在于提供一種hbm存儲器系統、電子設備及高帶寬接口設計方法，旨在解決現有的dq數據信號接收端口易受外部噪聲和信號擺幅波動影響導致數據傳輸的準確性降低的問題。

2、為了解決上述技術問題，本技術實施例第一方面提供了一種hbm存儲器系統，包括hbm控制器和hbm存儲器，所述hbm存儲器包括：dram存儲器、接口電路和vrefdq電壓調整電路，所述接口電路包括比較單元、放大單元所述hbm存儲器；

3、所述接口電路被配置為接收第一dq信號；

4、所述hbm控制器被配置為基于所述第一dq信號控制所述vrefdq電壓調整電路調整所述當前vrefdq電壓值至目標vrefdq電壓值；

5、所述接口電路還被配置為在vrefdq電壓值調整至所述目標vrefdq電壓值之后，接收第二dq信號；

6、所述比較單元被配置為根據所述第二dq信號和所述目標vrefdq電壓值獲取所述第二dq信號的電平；

7、所述放大單元被配置為將所述第二dq信號的電平放大；

8、所述接口電路還被配置為將所述放大后的第二dq信號輸出至所述dram存儲器。

9、在一個實施例中，所述hbm控制器還被配置為：獲取所述待選vrefdq電壓值的范圍區間；根據所述待選vrefdq電壓值的范圍區間，獲取所述待選vrefdq電壓值的中間值；將所述待選vrefdq電壓值的中間值作為所述目標vrefdq電壓值。

10、在一個實施例中，所述vrefdq電壓調整電路包括：電阻串、選擇器、譯碼器和輸出驅動單元；

11、所述譯碼器的輸入端與hbm控制器的輸出端電性連接，所述譯碼器的輸出端與所述選擇器的第一輸入端電性連接；

12、所述選擇器的第二輸入端與所述電阻串中不同數量的接入電阻電性連接，所述選擇器的輸出端與所述輸出驅動單元的輸入端電性連接；

13、所述輸出驅動單元的輸出端與所述比較單元的輸入端電性連接。

14、在一個實施例中，所述hbm控制器還被配置為獲取所述vrefdq電壓值的允許范圍；

15、所述選擇器被配置為選擇不同數量的接入電阻，以在所述允許范圍內調整所述vrefdq電壓值；

16、所述hbm控制器還被配置為：在每次調整所述vrefdq電壓值之后，均根據所述第一dq信號對所述hbm存儲器進行寫、讀操作，并判斷所述寫、讀操作是否正確；將正確的所述寫、讀操作所對應的所述vrefdq電壓值記錄為待選vrefdq電壓值；根據所有所述待選vrefdq電壓值，確定所述待選vrefdq電壓值的范圍區間。

17、在一個實施例中，所述hbm控制器還被配置為：基于外部控制器輸入代碼生成譯碼器控制指令；

18、所述譯碼器被配置為根據所述譯碼器控制指令對所述外部控制器輸入代碼進行譯碼，以獲取第一電阻選擇信號；

19、所述選擇器被配置為根據所述第一電阻選擇信號選擇對應數量的接入電阻。

20、在一個實施例中，所述hbm控制器還被配置為：先將所述當前vrefdq電壓值設置為所述允許范圍內的最小值，再步進增加所述當前vrefdq電壓值，直至所述當前vrefdq電壓值達到所述允許范圍內的最大值。

21、在一個實施例中，所述輸出驅動單元被配置為將調整后的所述vrefdq電壓值驅動輸出至所述比較單元；

22、所述比較單元被配置為根據所述第一dq信號和所述vrefdq電壓值獲取所述第一dq信號的電平；

23、所述放大單元被配置為將所述第一dq信號的電平放大，并通過所述接口電路將所述電平放大后的第一dq信號輸出并寫入所述dram存儲器；

24、所述hbm控制器還被配置為：讀出所述dram存儲器中所述儲存的第一dq信號，并判斷所述寫、讀操作中的第一dq信號的電平狀態是否一致，以判斷所述寫、讀操作是否正確；其中，若所述寫、讀操作中的第一dq信號的電平狀態一致，則確定所述寫、讀操作正確。

25、在一個實施例中，所述接口電路設置的比較單元為遲滯比較器，被配置為：根據所述vrefdq電壓值與所述預設電壓閾值，獲取當前電壓閾值；其中，所述當前電壓閾值包括：當前高電平電壓閾值和當前低電平電壓閾值；將所述第一dq信號的實時電壓值與所述當前電壓閾值進行比較，并根據比較結果獲取所述第一dq信號的電平狀態；其中，若所述實時電壓值低于所述當前低電平電壓閾值，則將所述第一dq信號的電平狀態確定為低電平。

26、在一個實施例中，所述遲滯比較器還被配置為：在所述第一dq信號的電平狀態被判斷為低電平之后，若所述第一dq信號的實時電壓值不高于所述當前高電平電壓閾值，則繼續將所述第一dq信號的電平狀態確定為低電平；在所述第一dq信號的電平狀態被判斷為高電平之后，若所述第一dq信號的實時電壓值不低于所述當前低電平電壓閾值，則繼續將所述第一dq信號的電平狀態確定為高電平。

27、在一個實施例中，所述vrefdq電壓調整電路還包括溫度傳感器和溫度比較器；

28、所述溫度傳感器被配置為根據采集到的芯片內部溫度生成實時檢測電壓，并將所述實時檢測電壓輸出至所述溫度比較器；

29、所述溫度比較器被配置為根據預設的基準溫度電壓區間，確定所述實時檢測電壓所屬的所述基準溫度電壓區間，以及基于所述基準溫度電壓區間生成內部溫度控制代碼并輸出至所述譯碼器；

30、所述譯碼器還被配置為對所述內部溫度控制代碼進行譯碼，以獲取第二電阻選擇信號；

31、所述選擇器還被配置為根據所述第二電阻選擇信號對所述接入電阻的數量進行調整。

32、在一個實施例中，所述接口電路設置的比較單元為遲滯比較器；

33、所述輸出驅動單元還被配置為將所述目標vrefdq電壓值驅動輸出至所述遲滯比較器；

34、所述遲滯比較器被配置為：根據所述目標vrefdq電壓值與所述預設電壓閾值，獲取目標電壓閾值；其中，所述目標電壓閾值包括：目標高電平電壓閾值和目標低電平電壓閾值；將所述第二dq信號的實時電壓值與所述目標電壓閾值進行比較，并根據比較結果獲取所述第二dq信號的電平狀態；其中，若所述實時電壓值低于目標低電平電壓閾值，則將所述第二dq信號的電平狀態確定為低電平。

35、在一個實施例中，所述遲滯比較器還被配置為：在所述第二dq信號的電平狀態被判斷為低電平之后，若所述第二dq信號的實時電壓值不高于所述目標高電平電壓閾值，則繼續將所述第二dq信號的電平狀態確定為低電平；在所述第二dq信號的電平狀態被判斷為高電平之后，若所述第二dq信號的實時電壓值不低于所述目標低電平閾值電壓，則繼續將所述第二dq信號的電平狀態確定為高電平。

36、本技術第二方面提供了一種電子設備，包括如上述任意一項所述的hbm存儲器系統。

37、本技術第三方面提供了一種高帶寬接口設計方法，應用于hbm存儲器系統，包括hbm控制器和hbm存儲器，所述hbm存儲器包括：dram存儲器、接口電路和vrefdq電壓調整電路，所述接口電路包括比較單元、放大單元，所述方法包括：

38、所述接口電路接收第一dq信號；

39、所述hbm控制器基于所述第一dq信號控制所述vrefdq電壓調整電路調整所述當前vrefdq電壓值至目標vrefdq電壓值；

40、所述接口電路在vrefdq電壓值調整至所述目標vrefdq電壓值之后，接收第二dq信號；

41、所述比較單元根據所述第二dq信號和所述目標vrefdq電壓值獲取所述第二dq信號的電平；

42、所述放大單元將所述第二dq信號的電平放大；

43、所述接口電路將所述放大后的第二dq信號輸出至所述dram存儲器。

44、本技術實施例與現有技術相比存在的有益效果是：提供了一種hbm存儲器系統、電子設備及高帶寬接口設計方法，通過設計一種vrefdq電壓值的訓練流程，在hbm存儲器系統和控制器開始傳輸數據前，對vrefdq電壓值進行訓練，以確保vrefdq的電壓值為dq信號的中心點，從而，提高了dq數據信號接收端口在受到外部噪聲和信號擺幅波動影響時數據傳輸的準確性。