減少包覆模制ic封裝中的翹曲的方法

專利名稱：減少包覆模制ic封裝中的翹曲的方法
技術領域：
本發明的實施例涉及一種形成芯片載體襯底以防止翹曲的方法，以及通過該方法形 成的芯片載體。
技術背景對便攜式消費者電子設備的需求的較強增長驅動了對高容量存儲裝置的需要。例如 快閃存儲器存儲卡的非易失性半導體存儲器裝置正廣泛用于滿足對數字信息存儲和交換 的不斷增長的需求。其便攜性、多樣性和耐震設計以及其高可靠性和大容量已使得此類 存儲器裝置理想地用于各種各樣的電子裝置，包含(例如)數碼相機、數字音樂播放器、 視頻游戲控制臺、個人數字助理(PDA)以及蜂窩式電話。快閃存儲器卡的一個示范性標準是所謂的安全數字(Secure Digital, SD)快閃存儲 器卡。在過去，例如SD卡的電子裝置已包含集成電路("IC")系統，其由各處理不同 功能的幾個個別封裝的IC組成，包含用于信息處理的邏輯電路、用于存儲信息的存儲器 以及用于與外部世界交換信息的I/O電路。已將個別封裝的IC單獨安裝在例如印刷電路 板的襯底上以形成IC系統。最近，開發出封裝系統("SiP")和多芯片模塊("MCM")， 其中將多個集成電路組件封裝在一起以在單一封裝中提供完整的電子系統。通常，MCM 包含并排安裝在襯底上并接著封裝的多個芯片。SiP通常包含多個芯片，其中一些或全部 可堆疊在襯底上并接著封裝。上面可以安裝電路小片和無源組件的襯底一般包含剛性或軟性介電基底，其在一側 或兩側上蝕刻有導電層。電連接形成于電路小片與導電層之間，且導電層提供電引線結 構用于將電路小片集成到電子系統中。 一旦電路小片與襯底之間的電連接形成，隨后就 通常將組合件包圍在模制化合物中以提供保護性封裝。圖1中展示包含經蝕刻導電層的常規襯底20的一個表面。襯底20包含電導圖案22， 用于在安裝在襯底上的各個組件之間以及在襯底組件與外部環境之間傳遞電信號。電導 圖案可具有任意數目的配置，且占據襯底上各種量的空間。在過去已認識到，如果襯底表面上的導電層從不形成電導圖案的一部分的區域被完全蝕刻掉，那么這導致具有不同 熱膨脹屬性的區域，以及在IC封裝制造期間加熱襯底時襯底中機械應力的累積。電導圖 案的金屬往往在加熱時膨脹，且一些區域有金屬而一些區域沒有金屬導致襯底中產生應 力。在導電層的不形成導電層的一部分的區域完全保持完整的情況下觀察到相同的現象。 這些應力往往使襯底翹曲。翹曲的襯底可導致在將半導體電路小片結合到襯底時或其之 后半導體電路小片的機械應力和破裂。因此已知在襯底上未用于電導圖案的區域中蝕刻所謂的虛設圖案(dummy pattern)。 舉例來說，頒予蔡(Tsai)的題為"襯底中的模型設計結構"("Pattern Layout Structure in Substrate")的第6,380,633號美國專利揭示形成交叉影線的虛設圖案，例如圖1所示的 在襯底20上未用于電導圖案22的區域26、 28和30中形成的虛設圖案24。虛設圖案24 通過減少襯底上具有電導圖案的區域與襯底上不具有電導圖案的區域之間的全異熱屬性 來提供改進的半導體良率。本發明的發明人進一步認識到，當虛設圖案24以長直線放置時仍產生熱應力。特定 來說，已了解熱應力在虛設圖案軌跡的直段上積累，所述熱應力隨著所述直段的長度變 長而增加。頒予常(Chang)等人的題為"防翹曲電路板及制作防翹曲電路板的方法" ("Warpage-Preventive Circuit Board And Method For Fabricating The Same")的第6,864,434 號美國專利揭示如同Tsai提出的交叉影線的虛設圖案，但Chang等人將虛設圖案劃分為 多個區域。盡管Chang等人提出了對Tsai的改進，但Chang等人仍揭示了襯底上導致襯 底中應力的直線段的系統。隨著半導體電路小片變薄且更精密，使襯底內的應力最小變 得更加重要。 發明內容概括地說，本發明實施例涉及一種形成芯片載體襯底以防止翹曲的方法，以及一種 通過該方法形成的芯片載體。所述襯底包含用于在襯底上的電路小片與組件之間傳送電信號的電導圖案，以及用以在未被電導圖案占據的區域中防止襯底的翹曲的虛設電路圖 案。虛設電路圖案可具有帶有一長度的直線段，所述長度經控制以便在所述線段內不產 生高于所需應力的應力。可通過將直段內的應力確定為長度的函數，并接著將長度設定 為處于給定直段內的所需最大應力以下，來以實驗方式確定線段的所需長度。或者，可 基于襯底中所使用材料的已知屬性來估計線段的所需長度。虛設電路圖案可以多種線、形狀和大小形成。在一個實施例中，虛設電路圖案可由 多個例如六邊形的多邊形形成。多邊形可彼此鄰接，或者多邊形可彼此間隔開。而且， 多邊形每一者可具有彼此相同的大小，或者虛設電路圖案可包含具有不同大小的多邊形。在替代實施例中，虛設電路圖案可由形成于襯底上的隨機形狀的多邊形形成。隨機 形狀也可在襯底上隨機定向和/或隨機定位。在替代實施例中，隨機形狀可為彼此鄰接的， 或者其可彼此間隔開。作為對隨機形狀的替代，虛設電路圖案可進一步由襯底上的隨機線形成。在替代實 施例中，所述線可在虛設電路圖案上具有隨機定向、隨機長度和/或隨機位置。虛設電路圖案可與電導圖案一起形成于光掩模上，并接著在已知的蝕刻工藝中蝕刻 到襯底頂部和/或底部上的導電層內。


圖1是包含交叉影線虛設電路圖案的現有技術襯底的俯視圖。圖2是包含電導圖案且在未由電導圖案占據的區域中包含根據本發明實施例的虛設 電路圖案的襯底的俯視圖。圖3是圖2所示的襯底的橫截面圖。圖4是包含電導圖案和根據本發明替代實施例的虛設電路圖案的襯底的俯視圖。 圖5是包含電導圖案和根據本發明第二替代實施例的虛設電路圖案的襯底的俯視圖。圖6是包含電導圖案和根據本發明第三替代實施例的虛設電路圖案的襯底的俯視圖。圖7是包含電導圖案和根據本發明第四替代實施例的虛設電路圖案的襯底的俯視圖。圖8是包含電導圖案和根據本發明第五替代實施例的虛設電路圖案的襯底的俯視圖。圖9是包含多個導電層的襯底的橫截面側視圖，所述多個導電層中的一者或一者以 上可包含如上述實施例中任一者所示的虛設電路圖案。圖10是包含具有根據本發明實施例的虛設電路圖案的襯底的半導體封裝的橫截面 側視圖。圖11是說明用于在襯底上制造電導圖案和虛設電路圖案的工藝的流程圖。圖12是說明用于制造包含根據本發明實施例的虛設電路圖案的半導體封裝的工藝的總流程圖。
具體實施方式
現將參看圖2-12描述本發明的實施例，其涉及一種形成減少翹曲的半導體封裝的方 法以及通過該方法形成的半導體封裝。應了解，本發明可以許多不同形式實施，且不應 解釋為限于本文陳述的實施例。事實上，提供這些實施例以使得本發明將詳盡且完整，并將把本發明完全傳達給所屬領域的技術人員。當然，本發明期望涵蓋包含在由所附權 利要求書界定的本發明的范圍和精神內的對這些實施例的替代、修改和等效物。此外， 在以下本發明的具體實施方式
中，陳述許多特定細節以便提供對本發明的詳盡理解。然而，所屬領域的一般技術人員將明了，可在沒有這些特定細節的情況下實踐本發明。圖2是芯片載體襯底100的俯視圖，且圖3是穿過與襯底100的頂面和底面垂直的 平面的橫截面圖。如圖3所見，襯底IOO可具有頂面102和底面104。襯底100可由電 絕緣芯106形成，所述電絕緣芯106具有形成于芯的頂面上的頂部導電層108和形成于 芯的底面上的底部導電層110。芯可由各種介電材料形成，例如聚酰亞胺層壓物、包含 FR4和FR5的環氧樹脂、雙馬來酰亞胺三嗪(BT)和類似物。盡管對本發明并不關鍵， 但芯106可具有40微米"m)到200 pm的厚度，但在替代實施例中芯的厚度可在所述 范圍以外變化。在替代實施例中芯可為陶瓷的或有機的。導電層108和110可由銅、銅合金或其它低電阻電導體形成，且可根據如下文解釋 的本發明實施例在電導圖案和虛設電路中圖案化。層108和/或IIO可具有約10 pm到24 pm的厚度，但在替代實施例中層108和110的厚度可在所述范圍以外變化。 一旦圖案化， 就可分別用焊料掩模112、 114層壓頂部導電層和底部導電層，如此項技術中己知。襯底100可經圖案化和配置以用于各種各樣的半導體封裝中。 一種此類封裝是例如 在SD快閃存儲器卡中使用的所謂的岸面柵格陣列(land grid array, LGA)半導體封裝。 然而應了解，下文解釋的虛設電路圖案可在其中可形成有電導圖案的任何襯底上使用并 組裝到半導體裝置內。再次參看圖2，可如下文解釋蝕刻或以另外方式處理導電層108和110中的一者或兩 者，以便包含電導圖案120以提供安裝到襯底100的組件之間以及襯底100上的組件與 外部裝置之間的電連接。在襯底100的頂面102與底面104上均包含電導圖案的實施例 中，以及在包含多個頂部層和底部層的襯底(如下文關于圖9所解釋)中，可提供通孔 (未圖式)以在不同層中的電導圖案之間傳輸電信號。襯底100進一步包含不具有電導圖案的多個區域122、 124、 126，其在本文中稱為 虛設電路區域。根據本發明實施例的虛設電路圖案130可形成于虛設電路區域122、 124 和126中的一者或一者以上中。應了解，在本發明的替代實施例中襯底100的大小和形 狀以及電導圖案102的大小和形狀可極大地變化，以便界定具有任意大小或形狀的一個 或一個以上虛設電路區域。虛設電路130可提供在這些虛設電路區域中的任意一者或一 者以上中。在實施例中，即使電導圖案僅提供在襯底的一側上，根據下文描述的任一實 施例的虛設電路圖案可提供在襯底的兩側上。可以想象，襯底可用在在襯底的第一或第 二相對表面上不包含電導圖案的半導體裝置中。此襯底可形成有根據本發明實施例的虛 設電路圖案。在下文描述的每一實施例中，虛設電路圖案由多個線和/或形狀組成。在所述一個或 一個以上虛設電路區域中以給定密度提供所述線和/或形狀。密度是指襯底上每單位面積 上形成虛設電路圖案或電導圖案的導電軌跡中材料的數目、長度和/或量。當加熱襯底時，虛設電路圖案的一部分中的直段內的應力水平將與所述直段的長度 線性或非線性相關。 一般地，長度越長，加熱時的應力越大。關于根據下文描述的實施例的虛設電路圖案的任意部分中直段的最大長度，可設定 直段的長度以將所述直段內的應力維持在所需水平以下。特定來說，虛設電路的一部分 的直段的每單位長度的應力可以實驗方式確定，和/或通過依據所使用材料的類型、所使 用材料的厚度以及材料將經受的溫度范圍而定的襯底材料的已知物理特性和特征來確定。其它特性可包含在分析中。給出此信息后，可選擇虛設電路的一部分的直段的最大長度以將所述段內的應力維 持在任意所需的預定水平以下。換句話說，通過了解每單位長度累積的應力，可選擇所 需的最大應力，且接著可設定虛設電路中的全部或一部分直段的長度以將應力維持在選 定應力水平或該水平以下。應了解，無需執行每單位長度的應力的定量分析，且在本發 明實施例中可改為估計直段的最大長度。還應了解，虛設電路圖案可包含直段，其中在 本發明實施例中超過預定最大值的應力可在加熱時形成這些段。考慮虛設電路圖案的密度，而不考慮可能引起襯底內應力的其它因素，當虛設圖案 的密度接近于電導圖案的密度時可使襯底內的應力最小。因此，在本發明實施例中，虛 設電路圖案的密度可選擇為近似于襯底上給定電導圖案的密度。或者，虛設電路圖案的 密度可選擇為大于或小于電導圖案的密度，使得襯底上所得的應力保持在預定可接受水 平內。應了解，無需執行虛設電路圖案與電導圖案之間的密度差異所帶來的應力的定量 分析，且在本發明實施例中可改為估計虛設電路圖案的密度。在圖2所示的實施例中，虛設電路圖案130由蝕刻到層108和/或110中的多個鄰接 的對準單元130'形成。所述鄰接單元的每一者在形狀上可以是均勻的，且配合在一起以 便在單元之間不會留下任何空間。應了解，在替代實施例中，個別單元可配合在一起以 便在其間留下空間。圖案130經蝕刻或以另外方式處理以使得沒有直線延伸穿過任意兩 個鄰接單元130'。在圖2所示的實施例中，個別單元130'是六邊形的，從而形成蜂巢形 圖案130。然而應了解，在替代實施例中可使用其它形狀，例如鄰接的圓形、八邊形和 除了三角形、矩形和正方形以外的其它多邊形。(在鄰近形狀彼此沒有對準而使得沒有直 線延伸穿過任意兩個鄰接形狀的情況下可使用三角形、矩形和正方形)。如所指示，可控制形成圖案130的各個直段軌跡的長度以將直段內的應力產生維持 在預定的所需應力水平以下。然而在實施例中，形成每一單元130'的直段的長度可在約 50 pm與250 nm之間，且更特定來說在70 pm與150 之間的范圍內。應了解，在替 代實施例中，單元130'段的最大長度可具有大于250 nm和小于50nm的最大直徑。在實 施例中，形成每一單元130'的各個邊的個別軌跡的寬度可在大約70 pm與150pm之間， 但每一單元的寬度可大于或小于本發明替代實施例中的寬度。虛設電路區域122到126 中每一者可包含相同大小的單元130'。或者如圖2所示， 一個或一個以上區域(122、 124) 中的單元可大于其它虛設電路區域(126)中的單元130'。如上文指示，可從虛設電路區 域中的一者或一者以上中省略虛設電路圖案130。而且，如下文解釋，給定虛設電路區 域內的個別單元130'可具有不同的大小。在圖2的實施例中，每一個別單元130'具有均勻的形狀。在圖4所示的第二替代性 實施例中，虛設區域122、 124和126中的一者或一者以上可包含虛設電路圖案140，其 包含多個不規則隨機形狀的單元140'。單元140'的隨機形狀可產生在放置在襯底上的圖 案掩模中，如下文解釋。用于產生圖案掩模的控制器可包含用于產生隨機形狀的軟件。 或者，可產生隨機形狀的配置，并接著將信息傳送到產生圖案掩模的系統。盡管圖4展 示隨機形狀的直邊多邊形，但在本發明替代實施例中，單元140'中的一者或一者以上可具有圓滑的邊緣。在實施例中，每一隨機形狀的單元140'可各自在給定虛設電路區域內定位于隨機位 置處。或者，每一虛設電路區域可細分為預定的子區域，且控制各個子區域上的單元分布，但隨機確定給定子區域內單元140'的定位。作為進一步替代，在虛設電路區域內可預先確定每一隨機形狀的單元的位置。如在圖2的實施例中， 一般地，沒有兩個鄰近的單元140'將具有延伸穿過其中的連 續直線。盡管在此實施例中兩個隨機形狀的單元的邊緣可能將對準，但任意兩個隨機形 狀的鄰近單元具有在其間形成直線的對準邊的可能性非常小。在本發明實施例中，隨機 形狀的單元140'中任一邊的平均長度可在0.3mm與lmm之間的范圍內。然而應了解， 在本發明的替代實施例中，隨機形狀的單元140'的任一邊的平均大小可大于或小于所述 范圍。另外應了解，在本發明的替代實施例中，與所述平均大小的標準偏差可變化。在 實施例中，線140'的厚度可大約為50pm，但這在本發明實施例中可變化。隨機形狀的單元140'的平均大小在不同的虛設電路區域122-126中可以相同或不同。 類似地，可從虛設電路區域122-126中的一者或一者以上中省略虛設電路圖案140。虛設 電路圖案140的密度可控制為大體上相同于、小于或大于如上所述的電導圖案120的密 度。在圖4所示的實施例中，全部或大部分單元140'是閉合多邊形。在圖5所示的第三 實施例中，芯片承載襯底100可包含電導圖案120和一個或一個以上虛設電路區域 122-126，其每一者包含由隨機定向的線150'組成的虛設電路圖案150。線150'可為直的 或彎曲的。在為直的時，每一線150'的長度可選擇為小于預定長度。或者，全部線150' 的平均長度可選擇為低于預定值。類似地，虛設電路圖案150內線的密度可近似于電導 圖案的密度，或可大于或小于如上所述的電導圖案的密度。在實施例中，線150'的厚度 可大約為50)im，但這在本發明實施例中可以變化。在所示的實施例中，線150'隨機定向、大小隨機(給定范圍內)且隨機定位。應理 解，在替代實施例中可控制線150'的定向、長度和位置中的一者或一者以上，以便使其 不是隨機的。因此，舉例來說，定向和位置可以是隨機的，但可控制圖案150內的線的 長度。或者，圖案150中線的定向和位置可以是隨機的，但可部分或完全控制位置。類 似地，線150'的長度和位置可以是隨機的，且控制其定向。線150'的上述屬性中的每一 者對于每一虛設電路區域來說可以相同，或上述屬性可在虛設電路區域之間變化。圖6展示本發明的又一實施例，其包含具有電導圖案120和虛設電路區域122到126的襯底100。在目前為止描述的實施例中，圖中展示為虛設電路圖案的線和形狀表示在 圖案經蝕刻或以另外方式形成于襯底上之后留在襯底上的軌跡材料。相比之下，在圖6 的實施例中，虛設電路區域各包含虛設電路圖案160，其中圖中的白線表示在制造過程期間蝕刻掉的材料，且黑色背景表示在形成虛設電路圖案之后留下的來自層108或110 的材料。圖6中的虛設電路圖案160可認為是圖5所示的虛設電路圖案150的"負片"。 在本發明的替代實施例中，虛設電路圖案可包括圖2-4以及下文描述的圖7和8中所示 的虛設電路圖案的負片。虛設電路圖案160包含經蝕刻的線160'。經蝕刻的線160'可具有來自圖5中虛設電 路圖案150的線150'的屬性中的任一屬性。在圖6的實施例中，優選地選擇線160'的長 度和密度以在制造之后減少層108或110中材料的量，以將虛設電路圖案160和襯底110 內的應力水平大體上維持為如上所述的預定可接受水平。圖7展示本發明的又一實施例，其包含具有電導圖案120和虛設電路區域122-126 的襯底100。虛設電路區域中的一者或一者以上可包含由多個形狀170'組成的虛設電路圖 案170。在圖7所示的實施例中，形狀170'中的每一者近似于字母"C"的輪廓，其中來 自輪廓內的材料在制造過程期間被蝕刻掉。應了解，在本發明的替代實施例中提供各種 各樣的其它輪廓形狀。或者，所述形狀可被"填充"。也就是說，來自所述形狀的外部輪 廓內的材料在蝕刻工藝之后可保留。在所示的實施例中，形成形狀170'的段的大多數是彎曲的。彎曲形狀的優點在于形 狀內的應力最小。而且，半導體電路小片和其它組件對襯底上沿著電路小片和組件的軸 線對準的圖案更敏感。彎曲的形狀減少了原本可能在安裝在襯底上的形狀上方的半導體 電路小片或其它組件中產生的應力。然而應了解，在本發明的替代實施例中可通過全部 或部分直線來界定形狀170'。如圖7所示，形狀170'中的每一者與形狀170'中的每另一者間隔開。應了解，在本 發明的替代實施例中所述形狀可重疊。而且所述形狀每一者可具有相同的定向(如在虛 設電路區域122和124中)，或者形狀170'的定向可不同(如在虛設電路區域126中)。 給定虛設電路區域內形狀170'中每一者的大小可彼此相同或不同，且在虛設區域之間形 狀170'的大小可相同或不同(如圖7所示)。可在每一虛設電路區域中控制形狀170'的數 目、大小和/或位置，或者所述數目、大小和/或位置可為隨機的。圖8說明本發明的又一實施例，其包含具有電導圖案120和一個或一個以上虛設電 路區域122-126的襯底100。虛設電路區域122-126中的一者或一者以上可包含由多個單元180'形成的電導圖案180。圖8類似于上述圖2的實施例，差別在于形成虛設電路圖案 180的單元180'可能不會每一者均具有與每另一單元180'相同的大小或形狀。在圖8所示 的實施例中，多個較小六邊形單元180'結合多個較大六邊形單元180'。單元180'可具有 上文關于圖2的單元130'所述的屬性。如上文指示，在本發明實施例中可在襯底100中芯106的各自上表面和下表面上提 供多個層108和110。圖9中以橫截面展示此實施例。在所示的實施例中，芯包含三個層 108，每一層由頂面102上的一層焊料掩模112層壓，且襯底IOO包含三個層110，每一 層由下表面104上的一層焊料掩模114層壓。層108和110中的一者或一者以上可包含 電導圖案120和虛設電路圖案的上述實施例中的任一者。在本發明實施例中，各個層108 中的虛設電路圖案可彼此對準或彼此不對準。對于層110中形成的虛設電路圖案，情況 也是這樣。圖IO是半導體封裝182的橫截面圖，所述半導體封裝182可形成有包含根據上述實 施例中任一者的虛設電路圖案的襯底100。盡管對本發明并不關鍵，但圖10展示在襯底 100的頂面102上的兩個堆疊的半導體電路小片184。在SiP、 MCM或其它類型的配置 中，本發明實施例可以單一電路小片操作，或在三個與八個或八個以上堆疊電路小片之 間操作。再次，盡管對本發明并不關鍵，但所述一個或一個以上電路小片184可為快閃 存儲器芯片(NOR/NAND)、靜態存儲器(SRAM)或二極管-三極管(DDT)，和/或例如 特定用途集成電路(ASIC)的控制器芯片。還預期其它硅芯片。根據上述本發明實施例的虛設電路圖案控制和/或最小化襯底IOO上的機械應力以及 襯底100的翹曲。這又導致控制和/或最小化電路小片184受到的應力，因此改進總體良 率。可使用已知的電路小片附接化合物186，在已知的粘合或共熔電路小片結合工藝中 將所述一個或一個以上電路小片184安裝在襯底100的頂面102上。所述一個或一個以 上電路小片184可在已知的線結合工藝中通過線結合188電連接到襯底100的導電層 108、 110。在線結合工藝之后，電路可在已知的模制工藝中封裝在模制化合物190中以 完成封裝182。除了減少應力和翹曲以外，根據上述各個實施例的虛設電路圖案還可提供電功能。 虛設電路圖案可提供到達接地(VSS)的路徑，或連接到電源(VDD)以向半導體電路 小片和/或安裝在襯底上的其它組件供應電力。或者，虛設電路圖案可將信號承載到半導 體電路小片和襯底組件和/或從半導體電路小片和襯底組件承載信號。在另外的實施例中，虛設電路圖案可為"浮動的"，即，其沒有電功能。存在許多已知的用于在襯底IOO上形成電導圖案120以及虛設電路圖案的各種實施 例的工藝。參看圖11的流程圖解釋一個此種工藝。在步驟150中清潔導電層108和110 的表面。接著在步驟152中將光致抗蝕劑膜涂覆在層108和110的表面上。接著在步驟 154中將含有電電導圖案和虛設電路圖案的輪廓的圖案光掩模放置在光致抗蝕劑膜上。 可在己知工藝中在光掩模上形成虛設電路圖案和電導圖案。如上文所指示，在虛設電路 圖案包含在襯底上形成隨機線或形狀的情況下，視本發明實施例而定，已知的隨機產生 工藝可與光掩模形成相關聯以包含所述隨機線或形狀。一旦將光掩模涂覆在光致抗蝕劑膜上，就對光致抗蝕劑膜進行曝光(步驟156)并 顯影(步驟158)以從導電層上待蝕刻的區域去除光致抗蝕劑。接著在步驟160中使用 例如氯化鐵的蝕刻劑將經曝光區域蝕刻掉，以在芯上界定電導圖案和虛設電路圖案。接 著在步驟162中去除光致抗蝕劑，且在步驟164中涂覆焊料掩模層。參看圖12的流程圖解釋用于形成完成的電路小片封裝182的整個工藝。襯底100作 為較大面板開始，所述較大面板在制造后被分為個別襯底。在步驟220中，鉆鑿面板以 提供參考孔，在所述參考孔以外界定各個襯底的位置。接著在步驟222中在面板的各自 表面上形成電導圖案和虛設電路圖案，如上文所解釋。接著在步驟224中檢査和測試經 圖案化的面板。 一旦經檢査，就在步驟226中將焊料掩模涂覆于面板。接著在步驟228 中刳刨機將面板分為個別襯底。接著在自動化步驟(步驟230)中和在最終視覺檢査(步 驟232)中再次檢査和測試個別襯底以核査電操作，以及污染物、刮痕和變色。接著在 步驟234中通過電路小片附接工藝發送通過檢查的襯底，并接著在步驟236中在己知的 注射模制工藝中封裝襯底和電路小片以形成聯合電子設備工程委員會(JEDEC)標準(或 其它)封裝。應了解，在替代實施例中可通過其它工藝形成包含虛設電路圖案的電路小 片封裝182。已經出于說明和描述的目的提出了本發明的上述具體實施方式
。不希望其為詳盡的 或將本發明限于所揭示的精確形式。根據以上教示，許多修改和變化是可能的。選擇所 描述的實施例是為了最佳地解釋本發明的原理及其實踐應用，從而使所屬領域的其他技 術人員能夠在各種實施例中最佳地利用本發明并作出適合于所預期的特定用途的各種修 改。希望本發明的范圍由所附權利要求書界定。
權利要求
1.一種在用于半導體封裝的襯底的表面上形成的虛設電路圖案，所述虛設電路圖案包括第一形狀；第二形狀，其接近于所述第一形狀，所述第一和第二形狀的輪廓不包含延伸穿過所述第一和第二形狀的直線段。
2. 根據權利要求l所述的在用于半導體封裝的襯底的表面上形成的虛設電路圖案，其 中所述虛設電路圖案的若干部分連接到接地電位和電源電位中的至少一者。
3. 根據權利要求l所述的在用于半導體封裝的襯底的表面上形成的虛設電路圖案，其 中所述虛設電路圖案的若干部分連接到所述襯底上的半導體電路小片和電組件中 的至少一者，以將電信號承載到所述襯底上的所述半導體電路小片和電組件中的至 少一者和/或從所述至少一者承載電信號。
4. 根據權利要求1所述的在用于半導體封裝的襯底的表面上形成的虛設電路圖案，其 中所述虛設電路圖案的若干部分是浮動的。
5. 根據權利要求1所述的在用于半導體封裝的襯底的表面上形成的虛設電路圖案，其 中所述第一和第二形狀是鄰接的。
6. 根據權利要求l所述的在用于半導體封裝的襯底的表面上形成的虛設電路圖案，其 中所述第一和第二形狀彼此間隔開。
7. 根據權利要求l所述的在用于半導體封裝的襯底的表面上形成的虛設電路圖案，其 中所述第一和第二形狀是各具有相同長度的邊的多邊形。
8. 根據權利要求l所述的在用于半導體封裝的襯底的表面上形成的虛設電路圖案，其 中所述第一和第二形狀具有隨機形狀。
9. 根據權利要求1所述的在用于半導體封裝的襯底的表面上形成的虛設電路圖案，其 中所述第一和第二形狀是來自所述襯底上的導電層的材料，所述材料是在蝕刻掉所 述導電層的周圍部分之后留下的。
10. 根據權利要求l所述的在用于半導體封裝的襯底的表面上形成的虛設電路圖案，其 中通過蝕刻掉材料以使留下的未經蝕刻的材料形成界定所述第一和第二形狀的輪 廓來界定所述第一和第二形狀。
11. 根據權利要求l所述的在用于半導體封裝的襯底的表面上形成的虛設電路圖案，其 中所述第一和第二形狀是六邊形、八邊形和圓形中的一者。
12. —種減少在用于半導體封裝的襯底的上形成的虛設電路圖案的至少一部分內的應 力的方法，其包括步驟-控制所述虛設電路圖案的直段的長度以具有大體上等于或低于所述虛設電路圖 案的直段的預定應力的應力。
13. 根據權利要求12所述的減少在用于半導體封裝的襯底的上形成的虛設電路圖案的 至少一部分內的應力的方法，其中通過實驗來確定所述直段的長度中的所述應力。
14. 根據權利要求12所述的減少在用于半導體封裝的襯底的上形成的虛設電路圖案的 至少一部分內的應力的方法，其中通過估計來確定所述直段的長度中的所述應力。
15. 根據權利要求12所述的減少在用于半導體封裝的襯底的上形成的虛設電路圖案的 至少一部分內的應力的方法，其進一步包括將所述虛設電路的一部分連接到接地電 位或電源電位中的一者的步驟。
16. 根據權利要求12所述的減少在用于半導體封裝的襯底的上形成的虛設電路圖案的 至少一部分內的應力的方法，其進一步包括以下步驟將所述虛設電路的一部分連 接到所述襯底上的半導體電路小片和電組件中的至少一者，以將電信號承載到所述 襯底上的所述半導體電路小片和電組件中的至少一者和/或從所述至少一者承載電 信號。
全文摘要
本發明揭示一種在用于半導體封裝的襯底的表面上的虛設電路圖案，所述虛設電路圖案包含具有一長度的直線段，所述長度經控制以便在所述線段內不產生高于所需應力的應力。所述虛設電路圖案可由線形成，或者由鄰接或間隔的例如六角形的多邊形形成。所述虛設電路圖案的若干部分還可形成為具有隨機選擇的定向、大小和位置。
文檔編號H01L23/498GK101238577SQ200680023617
公開日2008年8月6日 申請日期2006年6月28日 優先權日2005年6月30日
發明者什里卡·巴加斯, 肯·簡明·王, 赫姆·塔基阿爾 申請人:桑迪士克股份有限公司